JPH04103398A - 半導体メモリカード - Google Patents
半導体メモリカードInfo
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- JPH04103398A JPH04103398A JP2221485A JP22148590A JPH04103398A JP H04103398 A JPH04103398 A JP H04103398A JP 2221485 A JP2221485 A JP 2221485A JP 22148590 A JP22148590 A JP 22148590A JP H04103398 A JPH04103398 A JP H04103398A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は半導体メモリカードに係わり、特に大記憶容
量の半導体メモリカードに関する。
量の半導体メモリカードに関する。
(従来の技術)
従来、キャッシュカード等に用いられている磁気記憶形
のメモリカードが市場に広く出回っている。この磁気記
憶形のメモリカードは、カードの表面に線状の磁気テー
プを貼付し、情報をこのテープに書き込むことにより記
憶する。
のメモリカードが市場に広く出回っている。この磁気記
憶形のメモリカードは、カードの表面に線状の磁気テー
プを貼付し、情報をこのテープに書き込むことにより記
憶する。
この磁気記憶形のメモリカードを発展させたのものが所
謂“IC“カードである。ICカードでは、磁気記憶形
カードに比較し、その記憶容量を増加させることが可能
で、しかも論理演算等もカード内で行えるため、その用
途は、様々に創造されているのが現状である。
謂“IC“カードである。ICカードでは、磁気記憶形
カードに比較し、その記憶容量を増加させることが可能
で、しかも論理演算等もカード内で行えるため、その用
途は、様々に創造されているのが現状である。
さて、ICカードの問題点として、記憶容量の点を挙げ
られる。上述したように、磁気記憶形カードに比較する
と記憶容量の増加が期待されているが、フロッピディス
ク等、他の記憶媒体に比較すると、記憶容量の点で依然
として劣っている。
られる。上述したように、磁気記憶形カードに比較する
と記憶容量の増加が期待されているが、フロッピディス
ク等、他の記憶媒体に比較すると、記憶容量の点で依然
として劣っている。
(発明が解決しようとする課題)
以上のように、従来のICカード等の半導体メモリカー
ドは、フロッピディスク等、他の記憶媒体に比較して記
憶容量が小さい。
ドは、フロッピディスク等、他の記憶媒体に比較して記
憶容量が小さい。
この発明は上記のような点に鑑みて為されたもので、そ
の目的は、フロッピディスク等の他の記憶媒体の記憶容
量に劣らない、あるいはそれらを凌ぐ程の大きな記憶容
量を持つ半導体メモリカードを提供することにある。
の目的は、フロッピディスク等の他の記憶媒体の記憶容
量に劣らない、あるいはそれらを凌ぐ程の大きな記憶容
量を持つ半導体メモリカードを提供することにある。
[発明の構成コ
(課題を解決するための手段)
この発明の半導体メモリカードは、基体と、前記基体上
に載置され、複数の半導体記憶素子が形成されたチップ
状領域を複数設けたウェーハとを具備することを特徴と
する。
に載置され、複数の半導体記憶素子が形成されたチップ
状領域を複数設けたウェーハとを具備することを特徴と
する。
又、基体と、前記基体上に載置され、複数の半導体記憶
装置が形成されたチップ状領域を複数設けたウェーハと
、前記基体上に配設された第1の配線群と、前記ウェー
ハに配設され、前記複数のチップ状領域に接続される第
2の配線群と、選ばれた前記第1の配線と選ばれた第2
の配線とを互いに接続する第1の接続手段と、前記ウェ
ーハ上に設けられ、半導体論理素子が形成された少なく
とも1つのチップと、前記チップ内に配設される第3の
配線群と、選ばれた前記第3の配線と選ばれた第2の配
線とを接続する第2の接続手段と、選ばれた前記第1の
配線に接続された外部端子と、を具備することを特徴と
する。
装置が形成されたチップ状領域を複数設けたウェーハと
、前記基体上に配設された第1の配線群と、前記ウェー
ハに配設され、前記複数のチップ状領域に接続される第
2の配線群と、選ばれた前記第1の配線と選ばれた第2
の配線とを互いに接続する第1の接続手段と、前記ウェ
ーハ上に設けられ、半導体論理素子が形成された少なく
とも1つのチップと、前記チップ内に配設される第3の
配線群と、選ばれた前記第3の配線と選ばれた第2の配
線とを接続する第2の接続手段と、選ばれた前記第1の
配線に接続された外部端子と、を具備することを特徴と
する。
さらに前記複数のチップ状領域相互間にはパスラインが
設定されることを特徴とする。
設定されることを特徴とする。
さらに前記論理素子が形成されたチップは、前記複数の
チップ状領域のうち、良品のチップ状領域を選択するよ
うにプログラムされることを特徴とする。
チップ状領域のうち、良品のチップ状領域を選択するよ
うにプログラムされることを特徴とする。
さらに前記第1の接続手段はワイヤボンディングである
ことを特徴とする。
ことを特徴とする。
さらに前記第1の接続手段はテープキャリアボンディン
グであることを特徴とする特さらに前記論理素子が形成
されたチップは、フリップチップ形であり、前記第2の
接続手段はフリップチップボンディングであることを特
徴とする。
グであることを特徴とする特さらに前記論理素子が形成
されたチップは、フリップチップ形であり、前記第2の
接続手段はフリップチップボンディングであることを特
徴とする。
さらに前記基体は、前記ウェーハの主構成材料の熱膨脹
係数と略等しい材料により形成されることを特徴とする
。
係数と略等しい材料により形成されることを特徴とする
。
さらに前記基体上に配設された第1の配線群は、前記基
体上に積層された導体層をパターニングすることにより
得られたものであること特徴とする。
体上に積層された導体層をパターニングすることにより
得られたものであること特徴とする。
さらに前記基板に設けられ、データ保持のためのカード
内電源系をさらに具備することを特徴とする。
内電源系をさらに具備することを特徴とする。
さらに前記論理素子が形成されたチップは、前記複数の
チップ状領域のうち、良品のチップ状領域を選択するよ
うにプログラムされており、かつ不良のチップ状領域に
接続される第2の配線群が選択的に切断されていること
を特徴とする。
チップ状領域のうち、良品のチップ状領域を選択するよ
うにプログラムされており、かつ不良のチップ状領域に
接続される第2の配線群が選択的に切断されていること
を特徴とする。
(作用)
上記のような半導体メモリカードによれば、基体上に複
数の半導体記憶素子が形成されたチップ状領域を複数設
けたウェーハごと載置することにより、制約された範囲
内により多くの記憶素子を集積することができ、カード
の記憶容量を増加させることができる。
数の半導体記憶素子が形成されたチップ状領域を複数設
けたウェーハごと載置することにより、制約された範囲
内により多くの記憶素子を集積することができ、カード
の記憶容量を増加させることができる。
又、前記複数のチップ状領域相互間にパスラインを設定
することにより、限られたウェーハの領域を有効に利用
することができ、ウェーハ内により多くのチップ状領域
、ひいては記憶素子を集積できる 又、論理素子が形成されたチップを、良品のチップ状領
域を選択するようにプログラムすることにより、ウェー
ハに形成された記憶素子に欠陥があっても救済すること
ができ、カードの歩留りを高めることができる。
することにより、限られたウェーハの領域を有効に利用
することができ、ウェーハ内により多くのチップ状領域
、ひいては記憶素子を集積できる 又、論理素子が形成されたチップを、良品のチップ状領
域を選択するようにプログラムすることにより、ウェー
ハに形成された記憶素子に欠陥があっても救済すること
ができ、カードの歩留りを高めることができる。
又、第1の接続手段をワイヤボンディング、テープキャ
リアボンディングとすることにより、基板に配設された
第1の配線とウェーハに配設された第2の配線とを、選
択的に電気的接続することが可能となる。
リアボンディングとすることにより、基板に配設された
第1の配線とウェーハに配設された第2の配線とを、選
択的に電気的接続することが可能となる。
又、前記論理素子が形成されたチップをフリップチップ
形とし、前記第2の接続手段をフリップチップボンディ
ングとすることにより、ウェーハ上における上記チップ
の占有面積を最小とすることができ、かつ多ビン化の要
求にも簡単に対応することができる。
形とし、前記第2の接続手段をフリップチップボンディ
ングとすることにより、ウェーハ上における上記チップ
の占有面積を最小とすることができ、かつ多ビン化の要
求にも簡単に対応することができる。
又、前記基体を前記ウェーハの主構成材料の熱膨脹係数
と略等しい材料によって形成することにより、ウェーハ
が受ける応力を軽減でき、つ工−ハに形成された記憶素
子の特性劣化や破壊の恐れが少なくなり、カードの信頼
性をより高めることができる。
と略等しい材料によって形成することにより、ウェーハ
が受ける応力を軽減でき、つ工−ハに形成された記憶素
子の特性劣化や破壊の恐れが少なくなり、カードの信頼
性をより高めることができる。
又、前記基体上に配設された第1の配線群を前記基体上
に積層された導体層をパターニングして得ることにより
、基板上に第1の配線群を構成すべき導体層を新たに取
り付ける必要がなくなり、工程の煩雑化を防止できる。
に積層された導体層をパターニングして得ることにより
、基板上に第1の配線群を構成すべき導体層を新たに取
り付ける必要がなくなり、工程の煩雑化を防止できる。
又、データ保持のためのカード内電源系を、前記基板に
さらに設けることにより、揮発性のメモリであってもデ
ータが失われることがなくなる。
さらに設けることにより、揮発性のメモリであってもデ
ータが失われることがなくなる。
又、前記論理素子が形成されたチップを良品のチップ状
領域を選択するようにプログラムした際、さらに不良の
チップ状領域に接続される第2の配線群を選択的に切断
することにより、不良のチップをウェーハ上から電気的
に略完全に分離することができ、不良チップから良品の
チップに対する干渉を最小とすることができ、信頼性を
より高めることができる。
領域を選択するようにプログラムした際、さらに不良の
チップ状領域に接続される第2の配線群を選択的に切断
することにより、不良のチップをウェーハ上から電気的
に略完全に分離することができ、不良チップから良品の
チップに対する干渉を最小とすることができ、信頼性を
より高めることができる。
(実施例)
以下、図面を参照してこの発明を実施例により説明する
。
。
第1図はこの発明の第1の実施例に係わる半導体メモリ
カードの概略的な斜視図、第2図は第1図の部分的な拡
大図である。
カードの概略的な斜視図、第2図は第1図の部分的な拡
大図である。
同図らに示すように、絶縁体から成る基体1゜上には、
シリコンウェーハI2が接着剤14により固着されてい
るとともに、配線群1B・・・が配設されている。配線
群1B・・・は、基板100表面に積層された、例えば
銅箔を写真蝕刻技術によって選択的にエツチングするこ
とにより得られている。配線群16・・・の一端にはウ
ェーハ12と電気的な接続をとるための電極18が設け
られており、他端には外部端子として機能するコネクタ
20が設けられている。配線群IB・・・とコネクタ2
0との接続は、例えば半田等により行われる。電極18
はウェーハ12に設けられたパッド電極30と接続手段
により電気的に接続されており、パッド電極30はウェ
ーハ内配線32に接続され、ウェーハ内に形成されたチ
ップ群34・・・にそれぞれ電気的に導かれている。ウ
ェーハ内に形成されるチップ群34・・・の具体例は、
半導体記憶素子を集積したROMSRAM等である。
シリコンウェーハI2が接着剤14により固着されてい
るとともに、配線群1B・・・が配設されている。配線
群1B・・・は、基板100表面に積層された、例えば
銅箔を写真蝕刻技術によって選択的にエツチングするこ
とにより得られている。配線群16・・・の一端にはウ
ェーハ12と電気的な接続をとるための電極18が設け
られており、他端には外部端子として機能するコネクタ
20が設けられている。配線群IB・・・とコネクタ2
0との接続は、例えば半田等により行われる。電極18
はウェーハ12に設けられたパッド電極30と接続手段
により電気的に接続されており、パッド電極30はウェ
ーハ内配線32に接続され、ウェーハ内に形成されたチ
ップ群34・・・にそれぞれ電気的に導かれている。ウ
ェーハ内に形成されるチップ群34・・・の具体例は、
半導体記憶素子を集積したROMSRAM等である。
RAMとしては、例えばSRAM、DRAM等が挙げら
れ、ROMとしては、例えばEPROM。
れ、ROMとしては、例えばEPROM。
EEPROM等のFROMや、Mask−ROM等が挙
げられる。電極18とパッド電極30との電気的な接続
を行う接続手段の具体例は、例えばワイヤ36を用いた
ワイヤボンディング法である。
げられる。電極18とパッド電極30との電気的な接続
を行う接続手段の具体例は、例えばワイヤ36を用いた
ワイヤボンディング法である。
ウェーハ12上には、さらにチップ40が取り付けられ
ている。このチップ40の機能については、後に詳述す
る。
ている。このチップ40の機能については、後に詳述す
る。
尚、ウェーハ12と基板lOとの接続するための接着剤
14は、熱伝導性に優れたものを用いるのが望ましく、
又、その電気的性質は、電気的条件により絶縁体、導電
体の双方を種々選べる。
14は、熱伝導性に優れたものを用いるのが望ましく、
又、その電気的性質は、電気的条件により絶縁体、導電
体の双方を種々選べる。
さらに基板10を構成する材料は、その熱膨張係数がウ
ェーハ12を構成する主材料の熱膨張係数に近いものを
選ぶことが好ましい。例えばウェーハ12がシリコンな
らば、基板lOにはセラコム(イビデン株式会社商品名
)を用いるのが良い。
ェーハ12を構成する主材料の熱膨張係数に近いものを
選ぶことが好ましい。例えばウェーハ12がシリコンな
らば、基板lOにはセラコム(イビデン株式会社商品名
)を用いるのが良い。
又、ウェーハ12は、例えば図示せぬエボキン樹脂によ
り被覆され、カード状の外装ケース50に収容される。
り被覆され、カード状の外装ケース50に収容される。
次に、図面を順次参照し、この発明の第1の実施例につ
いてさらに詳細に説明する。
いてさらに詳細に説明する。
第3図は、第1図及び第2図に示したウェーハ12の拡
大図、第4図はウェーハ12のチップ40の取り付は部
近傍の拡大図である。
大図、第4図はウェーハ12のチップ40の取り付は部
近傍の拡大図である。
ウェーハ12内に形成されたチップ34の相互間には、
通常、ダイシングラインが設定されるが、第3図に示す
ように、この発明は、ダイシングラインに相当する箇所
52に、各チップ34のアドレス信号端子、データ信号
端子、電源端子及び接地端子等に接続されるウェーハ内
配線群32A・・・を形成する。即ち、上記箇所52を
共通パスラインとして使用する。
通常、ダイシングラインが設定されるが、第3図に示す
ように、この発明は、ダイシングラインに相当する箇所
52に、各チップ34のアドレス信号端子、データ信号
端子、電源端子及び接地端子等に接続されるウェーハ内
配線群32A・・・を形成する。即ち、上記箇所52を
共通パスラインとして使用する。
又、第4図に示すように、図示せぬ各チップのセレクト
端子は配線32Bによりチップ外へ引き出され、ウェー
ハ12の一箇所、チップ40を複数設ける場合はそれに
対応した複数の箇所に集約される。この集約された箇所
における配線32の端部にはパッド電極54が設けられ
、そのパッド電極54に対し、チップ40を電気的に接
続する。この電気的な接続を行うための接続手段として
は、フリップチップボンディング法が望ましい。即ち、
チップ40をフリップチップ形とし、チップ40の主表
面に設けられたパッド電極56をパッド電極54にフェ
ースダウンの状態で接続する。チップ40をフリップチ
ップとすると、ウェーハ12におけるチップ40の占有
面積を減少させることができ、かつ多ビン化、即ち、ウ
ェーハ12に形成するチップ34数の増加にも簡単に対
応できるので、この発明に好適である。
端子は配線32Bによりチップ外へ引き出され、ウェー
ハ12の一箇所、チップ40を複数設ける場合はそれに
対応した複数の箇所に集約される。この集約された箇所
における配線32の端部にはパッド電極54が設けられ
、そのパッド電極54に対し、チップ40を電気的に接
続する。この電気的な接続を行うための接続手段として
は、フリップチップボンディング法が望ましい。即ち、
チップ40をフリップチップ形とし、チップ40の主表
面に設けられたパッド電極56をパッド電極54にフェ
ースダウンの状態で接続する。チップ40をフリップチ
ップとすると、ウェーハ12におけるチップ40の占有
面積を減少させることができ、かつ多ビン化、即ち、ウ
ェーハ12に形成するチップ34数の増加にも簡単に対
応できるので、この発明に好適である。
第5図は第4図に示すチップ40の拡大図である。
第5図に示すように、チップ40の主表面に設けられた
パッド電極5θは配線42に接続され、チップ40内に
設けられた、例えば論理部44に電気的に接続されてい
る。
パッド電極5θは配線42に接続され、チップ40内に
設けられた、例えば論理部44に電気的に接続されてい
る。
次に、第6図(a)及び第6図(b)を参照して、チッ
プ40の機能の具体的な一例について説明する。
プ40の機能の具体的な一例について説明する。
第6図(a)及び第6図(b)はチップ4oの機能の一
例を説明するためのブロック図である。
例を説明するためのブロック図である。
先ず、同図(a)に示すように、チップ4oは、ウェー
ハ内に形成されているチップ84A〜84Pと配線32
Bによりそれぞれ電気的に接続されている。
ハ内に形成されているチップ84A〜84Pと配線32
Bによりそれぞれ電気的に接続されている。
ウェーハ単位でチップ84A〜34Pを各々良品とする
ことは製造上かなり困難であり、チップ34^〜84P
が全て良品となったウェーハのみで製品化すると、歩留
りの関係上、−製品あたりのコストが高くなる。そこで
、この発明では、同図(b)に示すように、不良となっ
たチップ、例えば34F。
ことは製造上かなり困難であり、チップ34^〜84P
が全て良品となったウェーハのみで製品化すると、歩留
りの関係上、−製品あたりのコストが高くなる。そこで
、この発明では、同図(b)に示すように、不良となっ
たチップ、例えば34F。
34j、及び34Nが選択されなくなるようなプログラ
ムをチップ40内の論理部で構築する。具体的には、ウ
ェーハにチップ34A〜84Pを形成した後、ブロービ
ング試験を行ってチップ84A〜34Pの良否判別をす
る。その結果、得られた良品チップ位置番号マツプに基
づき、良品チップのみが選択されるようにプログラムを
組む。
ムをチップ40内の論理部で構築する。具体的には、ウ
ェーハにチップ34A〜84Pを形成した後、ブロービ
ング試験を行ってチップ84A〜34Pの良否判別をす
る。その結果、得られた良品チップ位置番号マツプに基
づき、良品チップのみが選択されるようにプログラムを
組む。
チップ40にプログラミング機能を持たせるためには、
チップ40の論理部をP A L (Programi
ngArray Logic )で構成することが一例
として挙げられる。
チップ40の論理部をP A L (Programi
ngArray Logic )で構成することが一例
として挙げられる。
第7図(a)及び第7図(b)は、第6図(b)中の破
線枠100内の拡大図である。
線枠100内の拡大図である。
図示せぬチップ40により、不良チップ34F。
34Jが選ばれないようなプログラムを組んだだけでは
、同図(a)に示すように、配線32Aや32Bが不良
チップに接続されたままであり、電気的に完全な分離を
行った状態とは言い難い。不良チップに配線32A、3
2Bが接続されたままであると、例えばアドレス端子に
入力リーク不良があった場合、ウェーハ内のチップ全体
に悪影響を及ぼすことが考えられる。そこで、同図(b
)中の参照符号60の箇所に示すように、不良チップに
接続される配線32A、32Bを切断して不良チップを
ウェー/飄上から電気的に略完全に分離してしまう。切
断の方法としてはレーザ溶断等がある。レーザ溶断等の
切断方法を使用する場合には、溶断のし易さを考慮し、
配線32A、32Bのそれぞれに、半導体メモリの冗長
部に用いられるようなヒユーズ部(図示せず)を設けて
も良い。又、同図(b)ではチップ外の共通パスライン
部(第3図参照)で配線32A、32Bを切断している
が、チップ内で切断するようにしても差支えない。
、同図(a)に示すように、配線32Aや32Bが不良
チップに接続されたままであり、電気的に完全な分離を
行った状態とは言い難い。不良チップに配線32A、3
2Bが接続されたままであると、例えばアドレス端子に
入力リーク不良があった場合、ウェーハ内のチップ全体
に悪影響を及ぼすことが考えられる。そこで、同図(b
)中の参照符号60の箇所に示すように、不良チップに
接続される配線32A、32Bを切断して不良チップを
ウェー/飄上から電気的に略完全に分離してしまう。切
断の方法としてはレーザ溶断等がある。レーザ溶断等の
切断方法を使用する場合には、溶断のし易さを考慮し、
配線32A、32Bのそれぞれに、半導体メモリの冗長
部に用いられるようなヒユーズ部(図示せず)を設けて
も良い。又、同図(b)ではチップ外の共通パスライン
部(第3図参照)で配線32A、32Bを切断している
が、チップ内で切断するようにしても差支えない。
次に、図面を参照して、上記実施例の各種変形例につい
て説明する。
て説明する。
第8図(a)はTABテープの平面図、第8図(b)は
上記TABテープにウェーハが装着された時の平面図を
示している。
上記TABテープにウェーハが装着された時の平面図を
示している。
同図らに示すように、ウェーハ12と配mieトの電気
的接続をTAB方式により行っても良い。
的接続をTAB方式により行っても良い。
参照符号70はTABテープである。
第9図(a)及び第9図(b)は、実施例の他の変形例
の外観を示す斜視図である。
の外観を示す斜視図である。
同図らに示すように、この発明に係わる半導体メモリカ
ードでは、コネクタを必ずしも取り付ける必要はなく、
ウェーハから導出される図示せぬ配線より、導電部を外
装ケース50の表面に露出させ、ここを接触子80とし
、外部との電気的接続のための外部端子としても良い。
ードでは、コネクタを必ずしも取り付ける必要はなく、
ウェーハから導出される図示せぬ配線より、導電部を外
装ケース50の表面に露出させ、ここを接触子80とし
、外部との電気的接続のための外部端子としても良い。
これらのようなタイプのカードは、一般に接栓形と呼ば
れるものである。
れるものである。
次に、第10図を参照してこの発明の第2の実施例につ
いて説明する。
いて説明する。
第10図は第2の実施例に係わる半導体メモリカードの
外観を示す斜視図である。
外観を示す斜視図である。
ウェーハ12に形成される図示せぬチップが、例えばS
RAMの場合、データ保持用として新たな電源系を設け
ても良い。
RAMの場合、データ保持用として新たな電源系を設け
ても良い。
具体的には、第10図に示すように、電池(バッテリ)
90をカード用の電源とし、カードの中、例えば基板
10上に電池搭載部92を設ければ良い。電池90の具
体例としては、例えば超薄形、長寿命を実現できるリチ
ウム電池がある。
90をカード用の電源とし、カードの中、例えば基板
10上に電池搭載部92を設ければ良い。電池90の具
体例としては、例えば超薄形、長寿命を実現できるリチ
ウム電池がある。
上記構成の半導体メモリカードによれば、つ工−ハごと
外装ケース内に収容するので、個別のチップを外装ケー
ス内に収容する従来型のカードに比較し、制約された範
囲内に、より大きな記憶容量を集積することができる。
外装ケース内に収容するので、個別のチップを外装ケー
ス内に収容する従来型のカードに比較し、制約された範
囲内に、より大きな記憶容量を集積することができる。
例えばTSOP形の1メガDRAMを基板上に実装し、
外装ケース内に収容するのに比べれば、この発明のカー
ドでは、約5倍以上、その集積密度が高められる。
外装ケース内に収容するのに比べれば、この発明のカー
ドでは、約5倍以上、その集積密度が高められる。
又、この発明のカードで、ウェーハ上に形成されたチッ
プが1メガDRAMであり、その良品チップ数が160
個あったと仮定すると、約20メガバイトといったフロ
ッピディスクの容量を凌ぎ、ハードディスクの容量に匹
敵する容量を得ることができる。
プが1メガDRAMであり、その良品チップ数が160
個あったと仮定すると、約20メガバイトといったフロ
ッピディスクの容量を凌ぎ、ハードディスクの容量に匹
敵する容量を得ることができる。
尚、この発明は、上記実施例に限らず種々変形すること
も可能である。
も可能である。
例えばチップ40とウェーハ12との接続をワイヤボン
ディング法で行ってもよく、ウェーハ12の主材料をG
aAsとしても良い。又、チップ40はウェーハ12上
に複数個取り付けても良いし、良品チップのみをアクセ
スするようにプログラムされるだけでなく、その他の論
理演算機能を持たせても良い。又、外装ケース50に収
容するか否かも本発明を限定する範囲ではない。
ディング法で行ってもよく、ウェーハ12の主材料をG
aAsとしても良い。又、チップ40はウェーハ12上
に複数個取り付けても良いし、良品チップのみをアクセ
スするようにプログラムされるだけでなく、その他の論
理演算機能を持たせても良い。又、外装ケース50に収
容するか否かも本発明を限定する範囲ではない。
[発明の効果]
以上説明したように、この発明によれば、フロッピディ
スク等の他の記憶媒体の記憶容量に匹敵、あるいはそれ
らを凌ぐ程の大きな記憶容量を持つ半導体メモリカード
を提供できる。
スク等の他の記憶媒体の記憶容量に匹敵、あるいはそれ
らを凌ぐ程の大きな記憶容量を持つ半導体メモリカード
を提供できる。
第1図はこの発明の第1の実施例に係わる半導体メモリ
カードの概略的な斜視図、第2図は第1図の部分的な拡
大図、第3図は第1図及び第2図に示したウェーハの拡
大図、第4図はウェーハのチップ取り付は部近傍の拡大
図、第5図は第4図に示すチップの拡大図、第6図(a
)及び第6図(b)はそれぞれチップの機能の一例を説
明するためのブロック図、第7図(a)及び第7図(b
)はそれぞれ第6図(b)中の破線枠100内の拡大図
、第8図(a)はTABテープの平面図、第8図(b)
は上記TABテープにウェーハが装着された時の平面図
、第9図(a)及び第9図(b)はそれぞれ実施例の変
形例の外観を示す斜視図、第10図は第2の実施例に係
わる半導体メモリカードの外観を示す斜視図である。 10・・・基板、12・・・ウェーハ、16・・・配線
、18・・・電極、20・・・コネクタ、30・・・パ
ッド電極、32・・・ウニーハ内配線、34・・・チッ
プ、36・・・ワイヤ、40・・・チップ、42・・・
チップ内配線、44・・・論理部、50・・・外装ケー
ス、54・・・パッド電極、56・・・パッド電極、6
0・・・切断箇所、70・・・TABテープ、80・・
・接触子、90・・・電池(バッテリ)。 出願人代理人 弁理士 鈴江武彦 第1図 第2rIA s4図 第 6図(a) 第 図(a) 第 因(b) 第 図 (b) 第 因 (a) 第9図(b)
カードの概略的な斜視図、第2図は第1図の部分的な拡
大図、第3図は第1図及び第2図に示したウェーハの拡
大図、第4図はウェーハのチップ取り付は部近傍の拡大
図、第5図は第4図に示すチップの拡大図、第6図(a
)及び第6図(b)はそれぞれチップの機能の一例を説
明するためのブロック図、第7図(a)及び第7図(b
)はそれぞれ第6図(b)中の破線枠100内の拡大図
、第8図(a)はTABテープの平面図、第8図(b)
は上記TABテープにウェーハが装着された時の平面図
、第9図(a)及び第9図(b)はそれぞれ実施例の変
形例の外観を示す斜視図、第10図は第2の実施例に係
わる半導体メモリカードの外観を示す斜視図である。 10・・・基板、12・・・ウェーハ、16・・・配線
、18・・・電極、20・・・コネクタ、30・・・パ
ッド電極、32・・・ウニーハ内配線、34・・・チッ
プ、36・・・ワイヤ、40・・・チップ、42・・・
チップ内配線、44・・・論理部、50・・・外装ケー
ス、54・・・パッド電極、56・・・パッド電極、6
0・・・切断箇所、70・・・TABテープ、80・・
・接触子、90・・・電池(バッテリ)。 出願人代理人 弁理士 鈴江武彦 第1図 第2rIA s4図 第 6図(a) 第 図(a) 第 因(b) 第 図 (b) 第 因 (a) 第9図(b)
Claims (11)
- (1)基体と、 前記基体上に載置され、複数の半導体記憶素子が形成さ
れたチップ状領域を複数設けたウェーハとを具備するこ
とを特徴とする半導体メモリカード。 - (2)基体と、 前記基体上に載置され、複数の半導体記憶素子が形成さ
れたチップ状領域を複数設けたウェーハと、 前記基体上に配設された第1の配線群と、 前記ウェーハに配設され、前記複数のチップ状領域に接
続される第2の配線群と、 選ばれた前記第1の配線と選ばれた第2の配線とを互い
に接続する第1の接続手段と、 前記ウェーハ上に設けられ、半導体論理素子が形成され
た少なくとも1つのチップと、 前記チップ内に配設される第3の配線群と、選ばれた前
記第3の配線と選ばれた第2の配線とを接続する第2の
接続手段と、 選ばれた前記第1の配線に接続された外部端子と、を具
備することを特徴とする半導体メモリカード。 - (3)前記複数のチップ状領域相互間にはバスラインが
設定されることを特徴とする請求項(2)記載の半導体
メモリカード。 - (4)前記論理素子が形成されたチップは、前記複数の
チップ状領域のうち、良品のチップ状領域を選択するよ
うにプログラムされることを特徴とする請求項(2)記
載の半導体メモリカード。 - (5)前記第1の接続手段はワイヤボンディングである
ことを特徴とする請求項(2)記載の半導体メモリカー
ド。 - (6)前記第1の接続手段はテープキャリアボンディン
グであることを特徴とする請求項(2)記載の半導体メ
モリカード。 - (7)前記論理素子が形成されたチップは、フリップチ
ップ形であり、前記第2の接続手段はフリップチップボ
ンディングであることを特徴とする請求項(2)記載の
半導体メモリカード。 - (8)前記基体は、前記ウェーハの主構成材料の熱膨脹
係数と略等しい材料により形成されることを特徴とする
請求項(2)記載の半導体メモリカード。 - (9)前記基体上に配設された第1の配線群は、前記基
体上に積層された導体層をパターニングすることにより
得られたものであること特徴とする請求項(2)記載の
半導体メモリカード。 - (10)前記基板に設けられ、データ保持のためのカー
ド内電源系をさらに具備することを特徴とする請求項(
2)記載の半導体メモリカード。 - (11)前記論理素子が形成されたチップは、前記複数
のチップ状領域のうち、良品のチップ状領域を選択する
ようにプログラムされており、かつ不良のチップ状領域
に接続される前記第2の配線群が選択的に切断されてい
ることを特徴とする請求項(4)記載の半導体メモリカ
ード。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2221485A JPH04103398A (ja) | 1990-08-23 | 1990-08-23 | 半導体メモリカード |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2221485A JPH04103398A (ja) | 1990-08-23 | 1990-08-23 | 半導体メモリカード |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04103398A true JPH04103398A (ja) | 1992-04-06 |
Family
ID=16767452
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2221485A Pending JPH04103398A (ja) | 1990-08-23 | 1990-08-23 | 半導体メモリカード |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04103398A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR980005979A (ko) * | 1996-06-29 | 1998-03-30 | 김주용 | 반도체 웨이퍼 |
-
1990
- 1990-08-23 JP JP2221485A patent/JPH04103398A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR980005979A (ko) * | 1996-06-29 | 1998-03-30 | 김주용 | 반도체 웨이퍼 |
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