JPH04101413A - 半導体再結晶層の形成方法 - Google Patents
半導体再結晶層の形成方法Info
- Publication number
- JPH04101413A JPH04101413A JP21962790A JP21962790A JPH04101413A JP H04101413 A JPH04101413 A JP H04101413A JP 21962790 A JP21962790 A JP 21962790A JP 21962790 A JP21962790 A JP 21962790A JP H04101413 A JPH04101413 A JP H04101413A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- substrate
- etching
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 7
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 15
- 239000010703 silicon Substances 0.000 claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 13
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 13
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 8
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 5
- 239000000463 material Substances 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Landscapes
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
SO1基板を用いた半導体デバイスの形成時、特に積層
デバイスの形成におけるSOI基板の形成とその素子間
分離を行う工程に本方法を用いる。
デバイスの形成におけるSOI基板の形成とその素子間
分離を行う工程に本方法を用いる。
〈従来技術〉
第2図を用いて従来技術を説明する。
シリコン基板1上に絶縁膜、例えばシリコン酸化膜2を
形成しく第2図(a))、フォトレジストをマスクとし
てシリコン酸化膜2をRIEにより素子領域の形に、エ
ツチング速度から算出したエツチング時間制御により任
意の深さにエツチングして、素子領域の溝Aを形成する
(第2図(b))。
形成しく第2図(a))、フォトレジストをマスクとし
てシリコン酸化膜2をRIEにより素子領域の形に、エ
ツチング速度から算出したエツチング時間制御により任
意の深さにエツチングして、素子領域の溝Aを形成する
(第2図(b))。
次にフォトレジスト3を除去した後、多結晶シリコン膜
4を積層してエネルギービームBを照射シながら基板を
Cの方向に繰り返し走査することで再結晶化シリコン膜
7の表面が平滑化される(第2図(c)、 (d) )
。絶縁膜2が露出するまで再結晶化シリコン膜7を除去
することによV(第2図(e))、素子領域に分離され
たSOI基板を形成していた。
4を積層してエネルギービームBを照射シながら基板を
Cの方向に繰り返し走査することで再結晶化シリコン膜
7の表面が平滑化される(第2図(c)、 (d) )
。絶縁膜2が露出するまで再結晶化シリコン膜7を除去
することによV(第2図(e))、素子領域に分離され
たSOI基板を形成していた。
〈発明が解決しようとする課題〉
シリコン基板上の酸化膜を選択的にエツチングして、素
子領域の形に一定量の深さの溝を設ける際、エツチング
のス1−ソバ−となる膜がなく時間制御によりエツチン
グを行うためエツチング量がばらつき、素子領域の溝の
深さにばらつさが生じる。これにより、SO工基板の膜
厚差が生じてしまい素子特性の不均一性の要因となって
いた。
子領域の形に一定量の深さの溝を設ける際、エツチング
のス1−ソバ−となる膜がなく時間制御によりエツチン
グを行うためエツチング量がばらつき、素子領域の溝の
深さにばらつさが生じる。これにより、SO工基板の膜
厚差が生じてしまい素子特性の不均一性の要因となって
いた。
く課題を解決するための手段〉
シリコン基板上に第1、第2、第3の絶縁膜を形成し、
第3の絶縁膜に素子領域の溝を形成する。
第3の絶縁膜に素子領域の溝を形成する。
RIEKよジ第3の絶縁膜をエツチングする際、第2の
絶縁膜がエツチングのヌトンパーとなるようなエツチン
グの選択比が、充分に大きくとれる膜種のものを用いる
。
絶縁膜がエツチングのヌトンパーとなるようなエツチン
グの選択比が、充分に大きくとれる膜種のものを用いる
。
く作 用ン
素子領域の溝の深さを第3の絶縁膜の成膜精度により制
御できるため、従来のようなエツチング量の不均一性に
よる素子領域の溝の深さのばらつきが抑制され、溝の深
さの制御性が向上する。その結果、SOI膜厚精度が向
上しこのSOI基板に作成した素子の特性の均一性が向
上する。
御できるため、従来のようなエツチング量の不均一性に
よる素子領域の溝の深さのばらつきが抑制され、溝の深
さの制御性が向上する。その結果、SOI膜厚精度が向
上しこのSOI基板に作成した素子の特性の均一性が向
上する。
〈実施例〉
本発明の実施例を第1図を用いて説明する。
シリコン基板】に通常のMOS FET作成工程によ
り素子を形成し、その上に例えば化学内気イ゛目成長法
(以後CVD法)をもちいて、シリコン酸化膜2を形成
する。次に第2の絶縁膜として、第3の絶縁膜とエツチ
ング時の選択比が十分にある絶縁膜、例えば窒化シリコ
ン膜5をCVD法により形成する。さらに第3の絶縁膜
として、CVD法によりシリコン酸化膜6を形成する。
り素子を形成し、その上に例えば化学内気イ゛目成長法
(以後CVD法)をもちいて、シリコン酸化膜2を形成
する。次に第2の絶縁膜として、第3の絶縁膜とエツチ
ング時の選択比が十分にある絶縁膜、例えば窒化シリコ
ン膜5をCVD法により形成する。さらに第3の絶縁膜
として、CVD法によりシリコン酸化膜6を形成する。
(第1図(a))。シリコン酸化膜6の上にフォトレジ
ストを回転塗布し、通常のフォトリソグラフィー工程を
通して紫外光照射により素子パターンを写真転写させて
、そのフォトレジスト3をエツチングのマスク材として
シリコン酸化膜6をRIEによりエツチングして、素子
領域の形の溝Aを形成する(第1図(b))。このとき
窒化シリコン膜5との選択比が十分にとれるエツチング
条件を用いる。更には、同じフオl−レジスト3をマス
ク材として連続的に窒化シリコン膜5を工・ンチンクし
ても良い。
ストを回転塗布し、通常のフォトリソグラフィー工程を
通して紫外光照射により素子パターンを写真転写させて
、そのフォトレジスト3をエツチングのマスク材として
シリコン酸化膜6をRIEによりエツチングして、素子
領域の形の溝Aを形成する(第1図(b))。このとき
窒化シリコン膜5との選択比が十分にとれるエツチング
条件を用いる。更には、同じフオl−レジスト3をマス
ク材として連続的に窒化シリコン膜5を工・ンチンクし
ても良い。
このとき酸化シリコン膜2.5と十分に選択比のとれる
エツチング条件を用いる。次にフ第1−レジスト3を除
去した後、多結晶シリコン膜4をCVD法により形成す
る。続いて、レーザービームBを照射しながら、基板を
Cの方向に繰り返し走査して多結晶シリコン膜4を溶融
・固化させ再結晶化を行い、単結晶シリコン膜7を形成
する(第1図(C))。このとき、溶融したシリコンが
素子領域の溝に流れ込み平滑化される(第1図(d))
。次に再結晶化シリコン膜7の表面から第3層のシリコ
ン酸化膜6が露出する才でRIEによりエツチングして
、素子間分離された再結晶化シリコン基板7が形成され
る(第1図(e)。以降は通常のMO8FET作製工程
を用いて素子の形成を行う(第1図(f))。尚、本実
施例では第1の基板としてシリコン基板を用いて説明し
たが、これに限定されるものではたい。
エツチング条件を用いる。次にフ第1−レジスト3を除
去した後、多結晶シリコン膜4をCVD法により形成す
る。続いて、レーザービームBを照射しながら、基板を
Cの方向に繰り返し走査して多結晶シリコン膜4を溶融
・固化させ再結晶化を行い、単結晶シリコン膜7を形成
する(第1図(C))。このとき、溶融したシリコンが
素子領域の溝に流れ込み平滑化される(第1図(d))
。次に再結晶化シリコン膜7の表面から第3層のシリコ
ン酸化膜6が露出する才でRIEによりエツチングして
、素子間分離された再結晶化シリコン基板7が形成され
る(第1図(e)。以降は通常のMO8FET作製工程
を用いて素子の形成を行う(第1図(f))。尚、本実
施例では第1の基板としてシリコン基板を用いて説明し
たが、これに限定されるものではたい。
〈発明の効果〉
本発明を用いれば、均一な膜厚のSOI基板が得られ、
膜厚のばらつきによる素子特性の不均一性が抑制され、
信頼性の向上が、図れる。
膜厚のばらつきによる素子特性の不均一性が抑制され、
信頼性の向上が、図れる。
第1図(a)乃至(f)は実施例の作成手順を示す断面
模式図、第2図(a)乃至(e)は、従来例を示す断面
模式図である。 1・・・シリコン基板 2.6・・・酸化シリコン膜
8−−−フォトレジスト 4・・・多結晶シリコ
ン膜 5・・・窒化シリコン膜7・・・再結晶化シリ
コン膜 8・・・ゲート電極 9・・・金属配線
A・・・素子領域の形の溝 B・・・エネルギービ
ームC・・・基板の走査方向。 代理人 弁理士 梅 1) 勝(他2名)第 ! 図 第 図 第 図
模式図、第2図(a)乃至(e)は、従来例を示す断面
模式図である。 1・・・シリコン基板 2.6・・・酸化シリコン膜
8−−−フォトレジスト 4・・・多結晶シリコ
ン膜 5・・・窒化シリコン膜7・・・再結晶化シリ
コン膜 8・・・ゲート電極 9・・・金属配線
A・・・素子領域の形の溝 B・・・エネルギービ
ームC・・・基板の走査方向。 代理人 弁理士 梅 1) 勝(他2名)第 ! 図 第 図 第 図
Claims (1)
- 1、第1の基板上に絶縁膜を積層し、この絶縁膜を選択
的に素子領域の形にエッチングした後、第1の基板上に
多結晶シリコン膜を積層し、該多結晶シリコン膜の表面
にエネルギービームを照射し、連続的に前記多結晶シリ
コン膜を溶融・固化することにより再結晶化させて単結
晶シリコン膜を形成し、次に再結晶化シリコン膜を表面
から面内均一に除去することにより、あらかじめ形成し
た素子領域の形の溝だけに単結晶シリコン膜を分離形成
する半導体再結晶層の形成方法において、前記第1の基
板上に第1、第2、及び第3の絶縁膜を積層し、第3の
絶縁膜を素子領域の形にエッチングする際、第2の絶縁
膜の膜質を第3の絶縁膜とエッチングの選択比が十分に
とれる膜質とすることを特徴とする半導体再結晶層の形
成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21962790A JPH04101413A (ja) | 1990-08-20 | 1990-08-20 | 半導体再結晶層の形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21962790A JPH04101413A (ja) | 1990-08-20 | 1990-08-20 | 半導体再結晶層の形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04101413A true JPH04101413A (ja) | 1992-04-02 |
Family
ID=16738497
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21962790A Pending JPH04101413A (ja) | 1990-08-20 | 1990-08-20 | 半導体再結晶層の形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04101413A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000001016A1 (fr) * | 1998-06-30 | 2000-01-06 | Matsushita Electric Industrial Co., Ltd. | Transistor a film mince et son procede de fabrication |
-
1990
- 1990-08-20 JP JP21962790A patent/JPH04101413A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000001016A1 (fr) * | 1998-06-30 | 2000-01-06 | Matsushita Electric Industrial Co., Ltd. | Transistor a film mince et son procede de fabrication |
US6506669B1 (en) | 1998-06-30 | 2003-01-14 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a thin film transistor |
US6534353B1 (en) | 1998-06-30 | 2003-03-18 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a thin-film transistor |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4980317A (en) | Method of producing integrated semiconductor structures comprising field-effect transistors with channel lengths in the submicron range using a three-layer resist system | |
JPH09129895A (ja) | 薄膜トランジスタの製造方法 | |
JPH0787195B2 (ja) | ショットキゲート電界効果トランジスタの製造方法 | |
JPH03129818A (ja) | 半導体装置の製造方法 | |
JPH04101413A (ja) | 半導体再結晶層の形成方法 | |
EP0978869B1 (en) | Method for forming a minute resist pattern and method for forming a gate electrode | |
JPS61271839A (ja) | パタ−ン形成方法 | |
JPH022175A (ja) | 薄膜トランジスタ及びその製造方法 | |
JP3271185B2 (ja) | 反射防止膜の製造方法 | |
JPH01243476A (ja) | 電極形成方法 | |
JPS6289324A (ja) | 半導体装置の製造方法 | |
KR100261167B1 (ko) | 반도체 소자의 게이트 제조방법 | |
KR0186086B1 (ko) | 반도체 소자 제조방법 | |
JPS6116530A (ja) | 半導体装置の製造方法 | |
JPS62234333A (ja) | 微細溝加工用マスクの形成方法 | |
JPH0217649A (ja) | 微細パターン形成方法 | |
JPS5947771A (ja) | 半導体製造方法 | |
JPH04254337A (ja) | 電界効果トランジスタの製造方法 | |
JPS5833703B2 (ja) | ハンドウタイソウチノ セイゾウホウホウ | |
JPH07245402A (ja) | 半導体装置の製造方法 | |
JPH0245929A (ja) | 半導体装置の製造方法 | |
JPS6116529A (ja) | 半導体装置表面の平坦化方法 | |
JPH05167067A (ja) | 半導体装置の製造方法 | |
JPH02267945A (ja) | 電界効果トランジスタの製造方法 | |
JPS6150331A (ja) | 半導体装置の製造方法 |