JP3024593B2 - レイアウト設計方法およびレイアウト設計装置 - Google Patents
レイアウト設計方法およびレイアウト設計装置Info
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- General Engineering & Computer Science (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明はレイアウト設計方法
およびレイアウト設計装置に関し、特にＬＳＩの階層的
レイアウト設計方法およびレイアウト設計装置に関す
る。
およびレイアウト設計装置に関し、特にＬＳＩの階層的
レイアウト設計方法およびレイアウト設計装置に関す
る。
【０００２】
【従来の技術】近年、ＬＳＩの大規模／高性能化に伴
い、レイアウト設計においても階層的な設計手法が多く
用いられるようになってきており、その中でも早期にチ
ップ全体の設計の見通しが立てられるトップダウン的な
設計手法は、特に重要になってきている。このトップダ
ウン的な階層的レイアウト設計手法では、最初にチップ
レベルのフロアプランすなわちハードマクロおよびソフ
トマクロの配置と、それらを結ぶ配線の概略配線経路と
の作成が行われる。
い、レイアウト設計においても階層的な設計手法が多く
用いられるようになってきており、その中でも早期にチ
ップ全体の設計の見通しが立てられるトップダウン的な
設計手法は、特に重要になってきている。このトップダ
ウン的な階層的レイアウト設計手法では、最初にチップ
レベルのフロアプランすなわちハードマクロおよびソフ
トマクロの配置と、それらを結ぶ配線の概略配線経路と
の作成が行われる。
【０００３】図７は、従来例における階層的レイアウト
設計方法を示す概略フローチャートである。図８および
図９は、図７に示した階層的レイアウト設計方法に基づ
くレイアウト設計が行われた結果の一例を示す図であ
る。
設計方法を示す概略フローチャートである。図８および
図９は、図７に示した階層的レイアウト設計方法に基づ
くレイアウト設計が行われた結果の一例を示す図であ
る。
【０００４】図７〜図９を用いて、従来の階層的レイア
ウト設計方法を説明する。最初に、ソフトマクロの面積
を計算式によって見積もる（Ｓ７０）。ハードマクロ・
ソフトマクロの配置を行う（Ｓ７１）。ソフトマクロに
関しては、一旦配置された後に、チップ内に無駄な空き
領域が生じないように変形を行う（Ｓ７２）。図８
（ａ）は、Ｓ７０〜Ｓ７２の処理が行われた後の状態を
示しており、チップ枠８５の中にハードマクロ８６〜８
８、ソフトマクロ８９がそれぞれ配置されている。
ウト設計方法を説明する。最初に、ソフトマクロの面積
を計算式によって見積もる（Ｓ７０）。ハードマクロ・
ソフトマクロの配置を行う（Ｓ７１）。ソフトマクロに
関しては、一旦配置された後に、チップ内に無駄な空き
領域が生じないように変形を行う（Ｓ７２）。図８
（ａ）は、Ｓ７０〜Ｓ７２の処理が行われた後の状態を
示しており、チップ枠８５の中にハードマクロ８６〜８
８、ソフトマクロ８９がそれぞれ配置されている。
【０００５】その後、自動的にチップレベルの概略配線
を行い、概略経路を作成する（Ｓ７３）。ここで、特に
マクロ間を結ぶ配線においては配線長が長くなる場合が
多いので、性能を満足するためには配線長を極力短くす
るように配線を行わなければならない。マクロを大きく
迂回するような経路は配線長が非常に長くなるので、こ
れを防ぐためには、必要に応じてソフトマクロ上を通過
する経路に配線することが必要である。図８（ｂ）に示
すように、ハードマクロ９１とハードマクロ９３とを結
ぶ必要がある場合には、Ｓ７３の処理によってソフトマ
クロ９４を通過するような配線経路９５にすることが望
ましい。
を行い、概略経路を作成する（Ｓ７３）。ここで、特に
マクロ間を結ぶ配線においては配線長が長くなる場合が
多いので、性能を満足するためには配線長を極力短くす
るように配線を行わなければならない。マクロを大きく
迂回するような経路は配線長が非常に長くなるので、こ
れを防ぐためには、必要に応じてソフトマクロ上を通過
する経路に配線することが必要である。図８（ｂ）に示
すように、ハードマクロ９１とハードマクロ９３とを結
ぶ必要がある場合には、Ｓ７３の処理によってソフトマ
クロ９４を通過するような配線経路９５にすることが望
ましい。
【０００６】この段階でチップレベルの遅延検証を行い
（Ｓ７４）、遅延制約を満足しているか否かを判定する
（Ｓ７５）。遅延制約を満足していなければ、再度ソフ
トマクロの配置などのＳ７１以降の処理を繰り返す。遅
延制約を満足していれば、ソフトマクロを切り出して
（Ｓ７６）、ソフトマクロ内部のレイアウトを開始する
（Ｓ７７〜Ｓ８３）。
（Ｓ７４）、遅延制約を満足しているか否かを判定する
（Ｓ７５）。遅延制約を満足していなければ、再度ソフ
トマクロの配置などのＳ７１以降の処理を繰り返す。遅
延制約を満足していれば、ソフトマクロを切り出して
（Ｓ７６）、ソフトマクロ内部のレイアウトを開始する
（Ｓ７７〜Ｓ８３）。
【０００７】ソフトマクロ内部のレイアウトにおいて
は、あらかじめチップレベルのフロアプラン時に決めた
ソフトマクロを通過する配線の経路を極力保持すること
が必要であり、かつソフトマクロ内の全ての配線を完結
させることが必要である。
は、あらかじめチップレベルのフロアプラン時に決めた
ソフトマクロを通過する配線の経路を極力保持すること
が必要であり、かつソフトマクロ内の全ての配線を完結
させることが必要である。
【０００８】ソフトマクロ内部のレイアウト設計処理を
説明する。最初に、セルを並べるためのセル列を生成す
る（Ｓ７７）。セル列の生成方向は設計者が適当に指定
し、段数は内部の計算式で見積もられる。ここで、セル
列の上を通ることができる通過配線は、その配線層、配
線方向、配線本数などが限られている。したがって、こ
こで発生するセル列の方向は、ソフトマクロ内部の配線
性、特にソフトマクロを通過する配線をあらかじめ定め
られた経路通りに実現することができるかどうかに、大
きな影響を与える。図９（ａ）および図９（ｂ）は、こ
れを説明した図である。
説明する。最初に、セルを並べるためのセル列を生成す
る（Ｓ７７）。セル列の生成方向は設計者が適当に指定
し、段数は内部の計算式で見積もられる。ここで、セル
列の上を通ることができる通過配線は、その配線層、配
線方向、配線本数などが限られている。したがって、こ
こで発生するセル列の方向は、ソフトマクロ内部の配線
性、特にソフトマクロを通過する配線をあらかじめ定め
られた経路通りに実現することができるかどうかに、大
きな影響を与える。図９（ａ）および図９（ｂ）は、こ
れを説明した図である。
【０００９】図９（ａ）は、セル列９８がソフトマクロ
９６内に、ｘ軸方向に生成されている。通過配線９７
は、チップレベルで決められたソフトマクロ９６を通過
する、ある層の配線である。このセル列内にセルが配置
されたときに、セル内の通過配線９７の層に対して禁止
領域９９があったとすると、通過配線９７の多くはあら
かじめ定めた経路を通過することができなくなる。した
がって、実際に配線を行うと禁止領域９９のために、あ
らかじめ定めた経路とは多少異なる経路となり、また配
線領域も予定外に消費することになる。
９６内に、ｘ軸方向に生成されている。通過配線９７
は、チップレベルで決められたソフトマクロ９６を通過
する、ある層の配線である。このセル列内にセルが配置
されたときに、セル内の通過配線９７の層に対して禁止
領域９９があったとすると、通過配線９７の多くはあら
かじめ定めた経路を通過することができなくなる。した
がって、実際に配線を行うと禁止領域９９のために、あ
らかじめ定めた経路とは多少異なる経路となり、また配
線領域も予定外に消費することになる。
【００１０】一方、図９（ｂ）は、セル列１０２がソフ
トマクロ１００内に、ｙ軸方向に生成されている。この
場合には、セル列１０２内の禁止領域１０３は、通過配
線１０１の妨げにならない。
トマクロ１００内に、ｙ軸方向に生成されている。この
場合には、セル列１０２内の禁止領域１０３は、通過配
線１０１の妨げにならない。
【００１１】実際には、配線層とその禁止領域との関係
は複数あるので、設計者がセル列の最適な方向を決める
のは難しい。このため、通常はチップ内の全てのソフト
マクロで同一の方向を指定し、極端に縦長または横長の
ソフトマクロがあった場合にのみ方向を変更する。また
は、特定のセルライブラリにおいて、あらかじめ集積度
の良くなる縦横比の傾向がある程度分かっている場合に
は、それに合わせた方向を指定する。このように、経験
に基づいてのみセル列の最適な方向が定められるので、
通過配線の配線層、配線方向、配線本数などによる配線
性が詳細に考慮されることはない。
は複数あるので、設計者がセル列の最適な方向を決める
のは難しい。このため、通常はチップ内の全てのソフト
マクロで同一の方向を指定し、極端に縦長または横長の
ソフトマクロがあった場合にのみ方向を変更する。また
は、特定のセルライブラリにおいて、あらかじめ集積度
の良くなる縦横比の傾向がある程度分かっている場合に
は、それに合わせた方向を指定する。このように、経験
に基づいてのみセル列の最適な方向が定められるので、
通過配線の配線層、配線方向、配線本数などによる配線
性が詳細に考慮されることはない。
【００１２】Ｓ７７においてセル列が生成された後に、
セル列内にセルを自動配置して（Ｓ７８）、ソフトマク
ロ内の配線を、自動概略配線（Ｓ７９）、自動詳細配線
（Ｓ８０）によって行う。ここで、あらかじめ経路が決
定しているソフトマクロを通過する配線に関しては、チ
ップ全体の設計に影響を与えるので、極力あらかじめ定
められた概略経路を守ることができるよう、他に優先し
て配線を行う。この時点で、全ての配線が配線ルール違
反なしに配線することができたか否かを判定する（Ｓ８
１）。
セル列内にセルを自動配置して（Ｓ７８）、ソフトマク
ロ内の配線を、自動概略配線（Ｓ７９）、自動詳細配線
（Ｓ８０）によって行う。ここで、あらかじめ経路が決
定しているソフトマクロを通過する配線に関しては、チ
ップ全体の設計に影響を与えるので、極力あらかじめ定
められた概略経路を守ることができるよう、他に優先し
て配線を行う。この時点で、全ての配線が配線ルール違
反なしに配線することができたか否かを判定する（Ｓ８
１）。
【００１３】全ての配線が配線ルール違反なしに配線す
ることができれば、ソフトマクロ内部のレイアウト設計
は一応完了し、チップレベルの詳細配線を行い（Ｓ８
２）、再度チップレベルの遅延検証を行う（Ｓ８３）。
通過配線の経路がソフトマクロ内で最初と大きく変わっ
ているような場合には、Ｓ８３におけるチップレベルの
遅延検証で問題が生じる場合もあるので、Ｓ７２または
Ｓ７７以降の処理を繰り返し、再度ソフトマクロ内部や
チップ全体の設計をやり直すことになる。また、ソフト
マクロ内の全ての配線を完結することができない場合に
も同様に、Ｓ７２またはＳ７７以降の処理を繰り返し、
ソフトマクロ内部やチップ全体の設計をやり直すことに
なる。
ることができれば、ソフトマクロ内部のレイアウト設計
は一応完了し、チップレベルの詳細配線を行い（Ｓ８
２）、再度チップレベルの遅延検証を行う（Ｓ８３）。
通過配線の経路がソフトマクロ内で最初と大きく変わっ
ているような場合には、Ｓ８３におけるチップレベルの
遅延検証で問題が生じる場合もあるので、Ｓ７２または
Ｓ７７以降の処理を繰り返し、再度ソフトマクロ内部や
チップ全体の設計をやり直すことになる。また、ソフト
マクロ内の全ての配線を完結することができない場合に
も同様に、Ｓ７２またはＳ７７以降の処理を繰り返し、
ソフトマクロ内部やチップ全体の設計をやり直すことに
なる。
【００１４】Ｓ８３においてチップレベルの遅延検証を
行った後に、遅延制約を満足しているか否かを判定する
（Ｓ８４）。遅延制約を満足していなければ、再度ソフ
トマクロの配置などのＳ７１以降の処理を繰り返す。遅
延制約を満足していれば、処理を終了する。
行った後に、遅延制約を満足しているか否かを判定する
（Ｓ８４）。遅延制約を満足していなければ、再度ソフ
トマクロの配置などのＳ７１以降の処理を繰り返す。遅
延制約を満足していれば、処理を終了する。
【００１５】
【発明が解決しようとする課題】上述した従来の階層的
レイアウト設計方法およびレイアウト設計装置では、ソ
フトマクロの通過配線の配線層、配線方向、配線本数な
どとソフトマクロ内に発生するセル列の方向とを関連付
ける手段がないので、通過配線の経路を確保することが
できない方向でセル列が生成される可能性がある。その
結果、通過配線が迂回して配線長が増加することによっ
てチップ性能が所望のレベルに達しない、ソフトマクロ
内の配線性見積もりとのずれによって配線が完了しな
い、これらに対応するための設計のやり直しによって設
計期間が増大する等の問題を生ずることとなる。
レイアウト設計方法およびレイアウト設計装置では、ソ
フトマクロの通過配線の配線層、配線方向、配線本数な
どとソフトマクロ内に発生するセル列の方向とを関連付
ける手段がないので、通過配線の経路を確保することが
できない方向でセル列が生成される可能性がある。その
結果、通過配線が迂回して配線長が増加することによっ
てチップ性能が所望のレベルに達しない、ソフトマクロ
内の配線性見積もりとのずれによって配線が完了しな
い、これらに対応するための設計のやり直しによって設
計期間が増大する等の問題を生ずることとなる。
【００１６】このような点に鑑み本発明は、設計期間を
短縮することが可能なレイアウト設計方法およびレイア
ウト設計装置を提供することを目的とする。
短縮することが可能なレイアウト設計方法およびレイア
ウト設計装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明のレイアウト設計
方法は、上位の階層のハードマクロの配置位置及びソフ
トマクロの配置位置並びに形状を決定し、複数の該マク
ロ間を接続する配線を該ソフトマクロ上を通過する経路
も含めて生成し、該ソフトマクロ内部にセルを並べるた
めのセル列を生成して、該ソフトマクロ内部の配置配線
を行うＬＳＩの階層的レイアウト設計方法であって、該
ソフトマクロ上を通過する通過配線の配線層、配線方向
および配線本数を用いて、該ソフトマクロ内部の配線性
に与える影響を計算し、計算した結果から、該ソフトマ
クロ内部に生成する該セル列の方向を決定する。
方法は、上位の階層のハードマクロの配置位置及びソフ
トマクロの配置位置並びに形状を決定し、複数の該マク
ロ間を接続する配線を該ソフトマクロ上を通過する経路
も含めて生成し、該ソフトマクロ内部にセルを並べるた
めのセル列を生成して、該ソフトマクロ内部の配置配線
を行うＬＳＩの階層的レイアウト設計方法であって、該
ソフトマクロ上を通過する通過配線の配線層、配線方向
および配線本数を用いて、該ソフトマクロ内部の配線性
に与える影響を計算し、計算した結果から、該ソフトマ
クロ内部に生成する該セル列の方向を決定する。
【００１８】上記本発明のレイアウト設計方法に基づく
レイアウト設計装置は、上位の階層のハードマクロおよ
びソフトマクロを配置する手段と、該ソフトマクロの形
状を変更する手段と、複数の該マクロ間を接続する配線
を該ソフトマクロ上を通過する経路も含めて生成する手
段と、該ソフトマクロ内部にセルを並べるためのセル列
を生成する手段とを有し、該ソフトマクロ内部の配置配
線を行うＬＳＩの階層的レイアウト設計装置であって、
該ソフトマクロ上を通過する通過配線の配線層、配線方
向および配線本数を用いて、該ソフトマクロ内部の配線
性に与える影響を計算する計算手段と、該計算手段によ
って求められた結果から、該ソフトマクロ内部に生成す
る該セル列の方向を決定する決定手段とを有する。
レイアウト設計装置は、上位の階層のハードマクロおよ
びソフトマクロを配置する手段と、該ソフトマクロの形
状を変更する手段と、複数の該マクロ間を接続する配線
を該ソフトマクロ上を通過する経路も含めて生成する手
段と、該ソフトマクロ内部にセルを並べるためのセル列
を生成する手段とを有し、該ソフトマクロ内部の配置配
線を行うＬＳＩの階層的レイアウト設計装置であって、
該ソフトマクロ上を通過する通過配線の配線層、配線方
向および配線本数を用いて、該ソフトマクロ内部の配線
性に与える影響を計算する計算手段と、該計算手段によ
って求められた結果から、該ソフトマクロ内部に生成す
る該セル列の方向を決定する決定手段とを有する。
【００１９】このように、ソフトマクロを通過する配線
の配線層、配線方向および配線本数を考慮してセル列を
決定するので、ソフトマクロ内のセル列の最適な方向を
決定することが可能となる。
の配線層、配線方向および配線本数を考慮してセル列を
決定するので、ソフトマクロ内のセル列の最適な方向を
決定することが可能となる。
【００２０】
【発明の実施の形態】次に本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００２１】［第１の実施の形態］図１は、本発明の第
１の実施の形態におけるレイアウト設計方法を示す概略
フローチャートである。図１に示したように、チップ全
体のフロアプランが行われてソフトマクロの切り出しが
行われるまでの処理（Ｓ１〜Ｓ７）は、図７のＳ７０〜
Ｓ７６で説明した従来の方法と同様であるので、説明を
省略する。
１の実施の形態におけるレイアウト設計方法を示す概略
フローチャートである。図１に示したように、チップ全
体のフロアプランが行われてソフトマクロの切り出しが
行われるまでの処理（Ｓ１〜Ｓ７）は、図７のＳ７０〜
Ｓ７６で説明した従来の方法と同様であるので、説明を
省略する。
【００２２】ソフトマクロ内部のレイアウト設計処理を
説明する。最初に、必要なセル列の量（長さ）の初期見
積もりを行う（Ｓ８）。ソフトマクロの通過配線の配線
層、配線方向（ｘ軸，ｙ軸）および配線本数を考慮し
て、セル列の生成方向を決定する（Ｓ９）。ここで決定
された方向にしたがって、セル列が生成される（Ｓ１
０）。セル列が生成された後の処理（Ｓ１１〜Ｓ１７）
は、図７のＳ７８〜Ｓ８４で説明した従来の方法と同様
であるので、説明を省略する。
説明する。最初に、必要なセル列の量（長さ）の初期見
積もりを行う（Ｓ８）。ソフトマクロの通過配線の配線
層、配線方向（ｘ軸，ｙ軸）および配線本数を考慮し
て、セル列の生成方向を決定する（Ｓ９）。ここで決定
された方向にしたがって、セル列が生成される（Ｓ１
０）。セル列が生成された後の処理（Ｓ１１〜Ｓ１７）
は、図７のＳ７８〜Ｓ８４で説明した従来の方法と同様
であるので、説明を省略する。
【００２３】図２は、図１に示したソフトマクロ内のセ
ル列生成方向決定処理（Ｓ９）を示すフローチャートで
ある。図２に示したセル列の生成方向決定処理を説明す
る。最初に、セル列の生成方向をｘ軸方向、ｙ軸方向各
々に仮定し、この時ある配線層ｉの配線がｘ軸方向、ｙ
軸方向に通過する場合のソフトマクロ内部の配線性に与
える影響をコストとして求める（Ｓ１８）。
ル列生成方向決定処理（Ｓ９）を示すフローチャートで
ある。図２に示したセル列の生成方向決定処理を説明す
る。最初に、セル列の生成方向をｘ軸方向、ｙ軸方向各
々に仮定し、この時ある配線層ｉの配線がｘ軸方向、ｙ
軸方向に通過する場合のソフトマクロ内部の配線性に与
える影響をコストとして求める（Ｓ１８）。
【００２４】配線層がｎ層まで存在する場合にはｉ＝１
〜ｎについて、セル列をｘ軸方向に生成したときに、ｉ
層の配線がｘ軸方向に通過するコストＸcostxiと、ｉ層
の配線がｙ軸方向に通過するコストＸcostyiとを求め
る。また、セル列をｙ軸方向に生成したときに、ｉ層の
配線がｘ軸方向に通過するコストＹcostxiと、ｉ層の配
線がｙ軸方向に通過するコストＹcostyiとを求める。
〜ｎについて、セル列をｘ軸方向に生成したときに、ｉ
層の配線がｘ軸方向に通過するコストＸcostxiと、ｉ層
の配線がｙ軸方向に通過するコストＸcostyiとを求め
る。また、セル列をｙ軸方向に生成したときに、ｉ層の
配線がｘ軸方向に通過するコストＹcostxiと、ｉ層の配
線がｙ軸方向に通過するコストＹcostyiとを求める。
【００２５】これによって、セル列の生成方向をｘ軸方
向、ｙ軸方向それぞれに仮定した場合のコストＣＯＳＴ
x ，ＣＯＳＴy を求める（Ｓ１９）。Ｓ１８で求めた各
配線層ｉの通過コストのうちで最大のものをその方向に
おける通過コストとし、このｘ軸方向、ｙ軸方向のそれ
ぞれのコストの和を、各々の方向にセル列を生成した場
合のコストとする。すなわち、 ＣＯＳＴx＝max(Ｘcostxi)＋max(Ｘcostyi) （１） ＣＯＳＴy＝max(Ｙcostxi)＋max(Ｙcostyi) （２） によって、ＣＯＳＴx ，ＣＯＳＴy を求める。
向、ｙ軸方向それぞれに仮定した場合のコストＣＯＳＴ
x ，ＣＯＳＴy を求める（Ｓ１９）。Ｓ１８で求めた各
配線層ｉの通過コストのうちで最大のものをその方向に
おける通過コストとし、このｘ軸方向、ｙ軸方向のそれ
ぞれのコストの和を、各々の方向にセル列を生成した場
合のコストとする。すなわち、 ＣＯＳＴx＝max(Ｘcostxi)＋max(Ｘcostyi) （１） ＣＯＳＴy＝max(Ｙcostxi)＋max(Ｙcostyi) （２） によって、ＣＯＳＴx ，ＣＯＳＴy を求める。
【００２６】このＣＯＳＴx ，ＣＯＳＴy を比較し（Ｓ
２０）、コストの小さいほうをセル列の生成方向として
決定する。すなわち、ＣＯＳＴx ≦ＣＯＳＴy であると
きにはセル列の方向をＸ軸方向に決定し（Ｓ２１）、Ｃ
ＯＳＴx ＞ＣＯＳＴy であるときにはセル列の方向をＹ
軸方向に決定する（Ｓ２２）。
２０）、コストの小さいほうをセル列の生成方向として
決定する。すなわち、ＣＯＳＴx ≦ＣＯＳＴy であると
きにはセル列の方向をＸ軸方向に決定し（Ｓ２１）、Ｃ
ＯＳＴx ＞ＣＯＳＴy であるときにはセル列の方向をＹ
軸方向に決定する（Ｓ２２）。
【００２７】図３は、図２に示したソフトマクロ内のセ
ル列方向決定処理に用いるデータの一例を示す図であ
る。図４は、セル列を通過することができる配線本数を
求める手法を示す概念図である。
ル列方向決定処理に用いるデータの一例を示す図であ
る。図４は、セル列を通過することができる配線本数を
求める手法を示す概念図である。
【００２８】最初に、図３を用いて、計算に用いるデー
タとその定義とを説明する。図３（ａ）に示すように、
ソフトマクロ２３上を通過する配線について、ｉ層のｘ
軸方向の配線本数をＴxiとし、ｙ軸方向の配線本数をＴ
yiとする。図１のＳ８で求めた必要なセル列長さの合計
をＬall とする。Ｌall からセル列をｘ軸方向およびｙ
軸方向に生成した場合の各々の段数を求め、各々の場合
についてセル列長さＬ x ，Ｌy およびセル列高さ計Ｒ
x ，Ｒy を求める。Ｒx の求め方は、セル列段数がｎの
場合には｛（１つのセル列の高さ）×ｎ｝で求められ
る。Ｒy も同様に求められる。
タとその定義とを説明する。図３（ａ）に示すように、
ソフトマクロ２３上を通過する配線について、ｉ層のｘ
軸方向の配線本数をＴxiとし、ｙ軸方向の配線本数をＴ
yiとする。図１のＳ８で求めた必要なセル列長さの合計
をＬall とする。Ｌall からセル列をｘ軸方向およびｙ
軸方向に生成した場合の各々の段数を求め、各々の場合
についてセル列長さＬ x ，Ｌy およびセル列高さ計Ｒ
x ，Ｒy を求める。Ｒx の求め方は、セル列段数がｎの
場合には｛（１つのセル列の高さ）×ｎ｝で求められ
る。Ｒy も同様に求められる。
【００２９】図３（ｂ）に示すように、セル列上を配線
が通過する場合の通過性係数は、あらかじめライブラリ
毎に用意しておく。すなわち、ｉ層の配線がセル列と同
方向に通過する場合の係数Ｏhiおよびセル列と直交方向
に通過する場合の係数Ｏviを定めておく。Ｏhi，Ｏviの
値としては、セル列上を配線が全く通過することができ
ない場合を０とし、完全に自由に通過することができる
場合を１として、０から１までの間の数値で、各々の層
毎に値を定める。各配線層ｉの配線ピッチは、Ｐi とし
てやはりライブラリに記しておく。これらの値を用いて
層毎に通過コストを求め、それらの合計が最終的な通過
コストとなる。
が通過する場合の通過性係数は、あらかじめライブラリ
毎に用意しておく。すなわち、ｉ層の配線がセル列と同
方向に通過する場合の係数Ｏhiおよびセル列と直交方向
に通過する場合の係数Ｏviを定めておく。Ｏhi，Ｏviの
値としては、セル列上を配線が全く通過することができ
ない場合を０とし、完全に自由に通過することができる
場合を１として、０から１までの間の数値で、各々の層
毎に値を定める。各配線層ｉの配線ピッチは、Ｐi とし
てやはりライブラリに記しておく。これらの値を用いて
層毎に通過コストを求め、それらの合計が最終的な通過
コストとなる。
【００３０】次に、図４を用いて、セル列がｘ軸方向に
生成された場合の通過コストの求め方を説明する。図４
（ａ）に示すように、ｉ層がセル列と同方向にセル列上
を通過するときの通過コストの求め方は、セル列上を通
過することができる本数をａ（Ｒx・Ｏhi／Ｐi ）によっ
て求める。図４（ａ）は、（Ｒx・Ｏhi／Ｐi ）を模式的
に表している。セル列高さの合計Ｒx のうち、通過配線
に利用することができる領域はＲx・Ｏhiであり、それを
ｉ層の配線ピッチＰi で割ることによって、通過可能な
配線本数となる。係数ａは、マクロのサイズ見積もりの
際に、マクロ内の配線領域分の見積もり式でどのような
値を使用するかによって、０〜１の間の値を設定してお
く。例えば、マクロ内のセル列上に相当する領域を全く
通常の配線領域として使用しないことを前提にした面積
見積りを行った場合には、ａ＝１とする。この場合に
は、セル列上に相当する領域は通過配線が自由に使用す
ることができ、通過させたい配線本数がセル列上を通過
可能な配線本数ａ（Ｒx・Ｏhi／Ｐi ）以内の場合には、
配線の通過による配線性への影響はないことになる。こ
れを用いて、ｉ層がセル列と同方向にセル列上を通過す
る場合のコストは、 Ｘcostxi(Ｔxi，Ｒx)＝Ｐi{Ｔxi−ａ(Ｒx・Ｏhi／Ｐi)} （３） によって求められる。
生成された場合の通過コストの求め方を説明する。図４
（ａ）に示すように、ｉ層がセル列と同方向にセル列上
を通過するときの通過コストの求め方は、セル列上を通
過することができる本数をａ（Ｒx・Ｏhi／Ｐi ）によっ
て求める。図４（ａ）は、（Ｒx・Ｏhi／Ｐi ）を模式的
に表している。セル列高さの合計Ｒx のうち、通過配線
に利用することができる領域はＲx・Ｏhiであり、それを
ｉ層の配線ピッチＰi で割ることによって、通過可能な
配線本数となる。係数ａは、マクロのサイズ見積もりの
際に、マクロ内の配線領域分の見積もり式でどのような
値を使用するかによって、０〜１の間の値を設定してお
く。例えば、マクロ内のセル列上に相当する領域を全く
通常の配線領域として使用しないことを前提にした面積
見積りを行った場合には、ａ＝１とする。この場合に
は、セル列上に相当する領域は通過配線が自由に使用す
ることができ、通過させたい配線本数がセル列上を通過
可能な配線本数ａ（Ｒx・Ｏhi／Ｐi ）以内の場合には、
配線の通過による配線性への影響はないことになる。こ
れを用いて、ｉ層がセル列と同方向にセル列上を通過す
る場合のコストは、 Ｘcostxi(Ｔxi，Ｒx)＝Ｐi{Ｔxi−ａ(Ｒx・Ｏhi／Ｐi)} （３） によって求められる。
【００３１】図４（ｂ）に示すように、ｉ層がセル列と
直交方向にセル列上を通過する場合の通過コストの求め
方は、図４（ａ）の場合と同様に、セル列上を通過する
ことができる配線本数をｂ（Ｌx・Ｏvi／Ｐi ）によって
求める。図４（ｂ）は、（Ｌ x・Ｏvi／Ｐi ）を模式的に
表した図である。セル列長さＬx のうち、通過配線に利
用することができる領域はＬx・Ｏviであり、それをｉ層
の配線ピッチＰi で割ることによって、通過可能な配線
本数となる。係数ｂは、係数ａと同様の係数であり、マ
クロのサイズ見積もりの際に、マクロ内の配線領域分の
見積もり式でどのような値を使用するかによって、０〜
１の間の値を設定しておく。これを用いて、ｉ層がセル
列と直交方向にセル列上を通過する場合のコストは、 Ｘcostyi(Ｔyi，Ｌx)＝Ｐi{Ｔyi−ｂ(Ｌx・Ｏvi／Ｐi)} （４） によって求められる。
直交方向にセル列上を通過する場合の通過コストの求め
方は、図４（ａ）の場合と同様に、セル列上を通過する
ことができる配線本数をｂ（Ｌx・Ｏvi／Ｐi ）によって
求める。図４（ｂ）は、（Ｌ x・Ｏvi／Ｐi ）を模式的に
表した図である。セル列長さＬx のうち、通過配線に利
用することができる領域はＬx・Ｏviであり、それをｉ層
の配線ピッチＰi で割ることによって、通過可能な配線
本数となる。係数ｂは、係数ａと同様の係数であり、マ
クロのサイズ見積もりの際に、マクロ内の配線領域分の
見積もり式でどのような値を使用するかによって、０〜
１の間の値を設定しておく。これを用いて、ｉ層がセル
列と直交方向にセル列上を通過する場合のコストは、 Ｘcostyi(Ｔyi，Ｌx)＝Ｐi{Ｔyi−ｂ(Ｌx・Ｏvi／Ｐi)} （４） によって求められる。
【００３２】セル列がｙ軸方向に生成された場合には、
ｉ層がセル列と同方向にセル列上を通過する場合のコス
トＹcostxi（Ｔxi，Ｌy ）およびｉ層がセル列と直交方
向にセル列上を通過する場合のコストＹcostyi（Ｔyi，
Ｒy ）も、図４の場合と同様の原理で求められる。すな
わち、 Ｙcostxi(Ｔxi，Ｌy)＝Ｐi{Ｔxi−ｂ(Ｌx・Ｏvi／Ｐi)} （５） Ｙcostyi(Ｔyi，Ｒy)＝Ｐi{Ｔyi−ａ(Ｒx・Ｏhi／Ｐi)} （６） となる。
ｉ層がセル列と同方向にセル列上を通過する場合のコス
トＹcostxi（Ｔxi，Ｌy ）およびｉ層がセル列と直交方
向にセル列上を通過する場合のコストＹcostyi（Ｔyi，
Ｒy ）も、図４の場合と同様の原理で求められる。すな
わち、 Ｙcostxi(Ｔxi，Ｌy)＝Ｐi{Ｔxi−ｂ(Ｌx・Ｏvi／Ｐi)} （５） Ｙcostyi(Ｔyi，Ｒy)＝Ｐi{Ｔyi−ａ(Ｒx・Ｏhi／Ｐi)} （６） となる。
【００３３】［第２の実施の形態］図５は、本発明の第
２の実施の形態におけるレイアウト設計方法を示す概略
フローチャートである。図５に示したように、チップ全
体のフロアプランが行われてソフトマクロの切り出しが
行われるまでの処理（Ｓ３６〜Ｓ４２）は、図７のＳ７
０〜Ｓ７６で説明した従来の方法と同様であるので、説
明を省略する。
２の実施の形態におけるレイアウト設計方法を示す概略
フローチャートである。図５に示したように、チップ全
体のフロアプランが行われてソフトマクロの切り出しが
行われるまでの処理（Ｓ３６〜Ｓ４２）は、図７のＳ７
０〜Ｓ７６で説明した従来の方法と同様であるので、説
明を省略する。
【００３４】ソフトマクロ内部のレイアウト設計処理を
説明する。ここで、Ｓ４５以外の処理（Ｓ４３，Ｓ４
４，Ｓ４６〜Ｓ４９）は、図１のＳ８，Ｓ９，Ｓ１１〜
Ｓ１４で説明した第１の実施の形態の方法と同様である
ので、説明を省略する。
説明する。ここで、Ｓ４５以外の処理（Ｓ４３，Ｓ４
４，Ｓ４６〜Ｓ４９）は、図１のＳ８，Ｓ９，Ｓ１１〜
Ｓ１４で説明した第１の実施の形態の方法と同様である
ので、説明を省略する。
【００３５】図６は、図５に示したソフトマクロ／セル
列補正生成処理（Ｓ４５）を示す概念図である。図６に
示した各種変数の意味は、図１〜図４を用いて説明した
第１の実施の形態と同様である。また、各々の変数の値
は、第１の実施の形態のＳ９の処理と同様に、セル列生
成方向を決定する処理（Ｓ４４）によって設定されてい
るものとする。ソフトマクロ／セル列補正生成処理にお
いては、配線のｘ軸方向およびｙ軸方向の通過コストに
基づいて、ソフトマクロのセル列のサイズを補正する。
列補正生成処理（Ｓ４５）を示す概念図である。図６に
示した各種変数の意味は、図１〜図４を用いて説明した
第１の実施の形態と同様である。また、各々の変数の値
は、第１の実施の形態のＳ９の処理と同様に、セル列生
成方向を決定する処理（Ｓ４４）によって設定されてい
るものとする。ソフトマクロ／セル列補正生成処理にお
いては、配線のｘ軸方向およびｙ軸方向の通過コストに
基づいて、ソフトマクロのセル列のサイズを補正する。
【００３６】図６（ａ）は、セル列生成方向がｘ軸方向
である場合の補正処理の概念図である。Ｘcostxiはｉ層
の配線がｘ軸方向に通過するコストである。Ｘcostxiの
ｉ層〜ｎ層のうちの最大値であるｍａｘ（Ｘcostxi）
は、マクロのｙ軸方向において配線領域が不足する可能
性のある量である。したがって、マクロのｙ軸方向のサ
イズＭｙにこの最大値を加えて、｛Ｍｙ＋ｍａｘ（Ｘco
stxi）｝を新たなＭｙとする。同様に、Ｘcostyiのｉ層
〜ｎ層のうちの最大値であるｍａｘ（Ｘcostyi）は、マ
クロのｘ軸方向において配線領域が不足する可能性のあ
る量である。したがって、マクロのｘ軸方向のサイズＭ
ｘにこの最大値を加えて、｛Ｍｘ＋ｍａｘ（Ｘcost
yi）｝を新たなＭｘとする。また、マクロのｘ軸方向に
関しては、セル列の長さＬｘも同様に補正して、｛Ｌｘ
＋ｍａｘ（Ｘcostyi）｝を新たなＬｘとする。このよう
にして、補正前のマクロ外形５４およびセル列外形５５
から、補正後のマクロ外形５６およびセル列外形５７を
得る。
である場合の補正処理の概念図である。Ｘcostxiはｉ層
の配線がｘ軸方向に通過するコストである。Ｘcostxiの
ｉ層〜ｎ層のうちの最大値であるｍａｘ（Ｘcostxi）
は、マクロのｙ軸方向において配線領域が不足する可能
性のある量である。したがって、マクロのｙ軸方向のサ
イズＭｙにこの最大値を加えて、｛Ｍｙ＋ｍａｘ（Ｘco
stxi）｝を新たなＭｙとする。同様に、Ｘcostyiのｉ層
〜ｎ層のうちの最大値であるｍａｘ（Ｘcostyi）は、マ
クロのｘ軸方向において配線領域が不足する可能性のあ
る量である。したがって、マクロのｘ軸方向のサイズＭ
ｘにこの最大値を加えて、｛Ｍｘ＋ｍａｘ（Ｘcost
yi）｝を新たなＭｘとする。また、マクロのｘ軸方向に
関しては、セル列の長さＬｘも同様に補正して、｛Ｌｘ
＋ｍａｘ（Ｘcostyi）｝を新たなＬｘとする。このよう
にして、補正前のマクロ外形５４およびセル列外形５５
から、補正後のマクロ外形５６およびセル列外形５７を
得る。
【００３７】図６（ｂ）は、セル列生成方向がｙ軸方向
である場合の補正処理の概念図である。図６（ｂ）の場
合にも、図６（ａ）で説明したｘ軸方向の場合と同様に
補正処理を行い、｛Ｍｙ＋ｍａｘ（Ｙcostxi）｝，｛Ｍ
ｘ＋ｍａｘ（Ｙcostyi）｝，｛Ｌｙ＋ｍａｘ（Ｙcost
xi）｝を、それぞれ新たなＭｙ，Ｍｘ，Ｌｙとする。こ
のようにして、補正前マクロ外形６１およびセル列外形
６２から、補正後のマクロ外形６３およびセル列外形６
４を得る。
である場合の補正処理の概念図である。図６（ｂ）の場
合にも、図６（ａ）で説明したｘ軸方向の場合と同様に
補正処理を行い、｛Ｍｙ＋ｍａｘ（Ｙcostxi）｝，｛Ｍ
ｘ＋ｍａｘ（Ｙcostyi）｝，｛Ｌｙ＋ｍａｘ（Ｙcost
xi）｝を、それぞれ新たなＭｙ，Ｍｘ，Ｌｙとする。こ
のようにして、補正前マクロ外形６１およびセル列外形
６２から、補正後のマクロ外形６３およびセル列外形６
４を得る。
【００３８】このようにして、ソフトマクロ内部のレイ
アウト設計処理を終了した後に、チップレベルのレイア
ウトを行う。ここで、Ｓ４５の処理によってソフトマク
ロのサイズおよび形状が補正されているので、必要に応
じて、自動概略配線処理（Ｓ５０）によってソフトマク
ロ周辺の配線経路を補正する。Ｓ５０の処理自体はＳ３
９の処理と同様であるが、ここではＳ４５の処理でソフ
トマクロのサイズおよび形状が補正されることによって
配線経路の変更が必要となった配線にのみＳ５０の処理
を適用して、チップ全体の配線経路の変更を必要最低限
にとどめる。
アウト設計処理を終了した後に、チップレベルのレイア
ウトを行う。ここで、Ｓ４５の処理によってソフトマク
ロのサイズおよび形状が補正されているので、必要に応
じて、自動概略配線処理（Ｓ５０）によってソフトマク
ロ周辺の配線経路を補正する。Ｓ５０の処理自体はＳ３
９の処理と同様であるが、ここではＳ４５の処理でソフ
トマクロのサイズおよび形状が補正されることによって
配線経路の変更が必要となった配線にのみＳ５０の処理
を適用して、チップ全体の配線経路の変更を必要最低限
にとどめる。
【００３９】第２の実施の形態においては、Ｓ４５の処
理によって、通過配線によるソフトマクロ内の配線領域
の不足が見込まれる場合にソフトマクロおよびセル列の
サイズを補正する。これによって、ソフトマクロ内の配
線の容易性を高め、全ての配線が配線ルール違反なしに
配線することができたか否かを判定（Ｓ４９）した時点
において、Ｓ３８またはＳ４５以降の処理を繰り返して
再度ソフトマクロ内の配置配線を行わなければならない
という事態の発生を低減することができる。ただし、ソ
フトマクロのサイズを変更することによって、チップレ
ベルの配線の見直しが必要になる場合もある。
理によって、通過配線によるソフトマクロ内の配線領域
の不足が見込まれる場合にソフトマクロおよびセル列の
サイズを補正する。これによって、ソフトマクロ内の配
線の容易性を高め、全ての配線が配線ルール違反なしに
配線することができたか否かを判定（Ｓ４９）した時点
において、Ｓ３８またはＳ４５以降の処理を繰り返して
再度ソフトマクロ内の配置配線を行わなければならない
という事態の発生を低減することができる。ただし、ソ
フトマクロのサイズを変更することによって、チップレ
ベルの配線の見直しが必要になる場合もある。
【００４０】
【発明の効果】以上説明したように本発明は、トップダ
ウン的に決定されたソフトマクロを通過する配線の配線
層、配線方向および配線本数を用いてソフトマクロ内の
配線性に与える影響を計算して、ソフトマクロ内のセル
列生成方法を決定することによって、ソフトマクロ内部
における通過配線の迂回を低減し、ソフトマクロ内の配
線性およびチップレベルでの配線経路を最適にすること
ができ、配線の未完や遅延制約違反による設計のやり直
しを低減して、設計期間を短縮することができるという
効果を有する。
ウン的に決定されたソフトマクロを通過する配線の配線
層、配線方向および配線本数を用いてソフトマクロ内の
配線性に与える影響を計算して、ソフトマクロ内のセル
列生成方法を決定することによって、ソフトマクロ内部
における通過配線の迂回を低減し、ソフトマクロ内の配
線性およびチップレベルでの配線経路を最適にすること
ができ、配線の未完や遅延制約違反による設計のやり直
しを低減して、設計期間を短縮することができるという
効果を有する。
【図１】本発明の第１の実施の形態におけるレイアウト
設計方法を示す概略フローチャート
設計方法を示す概略フローチャート
【図２】図１に示したソフトマクロ内のセル列生成方向
決定処理（Ｓ９）を示すフロー図
決定処理（Ｓ９）を示すフロー図
【図３】図２に示したソフトマクロ内のセル列方向決定
処理に用いるデータの一例を示す図
処理に用いるデータの一例を示す図
【図４】セル列を通過することができる配線本数を求め
る手法を示す概念図
る手法を示す概念図
【図５】本発明の第２の実施の形態におけるレイアウト
設計方法を示す概略フローチャート
設計方法を示す概略フローチャート
【図６】図５に示したソフトマクロ／セル列補正生成処
理（Ｓ４５）を示す概念図
理（Ｓ４５）を示す概念図
【図７】従来例における階層的レイアウト設計方法を示
す概略フローチャート
す概略フローチャート
【図８】図７に示した階層的レイアウト設計方法に基づ
くレイアウト設計が行われた結果の一例を示す図
くレイアウト設計が行われた結果の一例を示す図
【図９】図７に示した階層的レイアウト設計方法に基づ
くレイアウト設計が行われた結果の一例を示す図
くレイアウト設計が行われた結果の一例を示す図
２３ ソフトマクロ ５４，６１ 補正前ソフトマクロ外形 ５５，６２ 補正前セル列外形 ５６，６３ 補正後ソフトマクロ外形 ５７，６４ 補正セル列外形 ８５，９０，９６，１００ チップ枠 ８６，８７，８８，９１，９２，９３ ハードマクロ ８９，９４ ソフトマクロ ９５，９７，１０１ 通過配線 ９８，１０２ セル列 ９９，１０３ 禁止領域
Claims (2)
- 【請求項１】 上位の階層のハードマクロの配置位置及
びソフトマクロの配置位置並びに形状を決定し、複数の
該マクロ間を接続する配線を該ソフトマクロ上を通過す
る経路も含めて生成し、該ソフトマクロ内部にセルを並
べるためのセル列を生成して、該ソフトマクロ内部の配
置配線を行うＬＳＩの階層的レイアウト設計方法におい
て、 該ソフトマクロ上を通過する通過配線の配線層、配線方
向および配線本数を用いて、該ソフトマクロ内部の配線
性に与える影響を計算し、 計算した結果から、該ソフトマクロ内部に生成する該セ
ル列の方向を決定することを特徴とする、レイアウト設
計方法。 - 【請求項２】 上位の階層のハードマクロおよびソフト
マクロを配置する手段と、該ソフトマクロの形状を変更
する手段と、複数の該マクロ間を接続する配線を該ソフ
トマクロ上を通過する経路も含めて生成する手段と、該
ソフトマクロ内部にセルを並べるためのセル列を生成す
る手段とを有し、該ソフトマクロ内部の配置配線を行う
ＬＳＩの階層的レイアウト設計装置において、 該ソフトマクロ上を通過する通過配線の配線層、配線方
向および配線本数を用いて、該ソフトマクロ内部の配線
性に与える影響を計算する計算手段と、 該計算手段によって求められた結果から、該ソフトマク
ロ内部に生成する該セル列の方向を決定する決定手段と
を有することを特徴とする、レイアウト設計装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9148124A JP3024593B2 (ja) | 1997-06-05 | 1997-06-05 | レイアウト設計方法およびレイアウト設計装置 |
| US09/092,090 US6154873A (en) | 1997-06-05 | 1998-06-05 | Layout designing method and layout designing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9148124A JP3024593B2 (ja) | 1997-06-05 | 1997-06-05 | レイアウト設計方法およびレイアウト設計装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335472A JPH10335472A (ja) | 1998-12-18 |
| JP3024593B2 true JP3024593B2 (ja) | 2000-03-21 |
Family
ID=15445803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9148124A Expired - Fee Related JP3024593B2 (ja) | 1997-06-05 | 1997-06-05 | レイアウト設計方法およびレイアウト設計装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6154873A (ja) |
| JP (1) | JP3024593B2 (ja) |
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| US6901562B2 (en) * | 2000-01-18 | 2005-05-31 | Cadence Design Systems, Inc. | Adaptable circuit blocks for use in multi-block chip design |
| US6536028B1 (en) * | 2000-03-14 | 2003-03-18 | Ammocore Technologies, Inc. | Standard block architecture for integrated circuit design |
| WO2002005144A1 (en) | 2000-07-03 | 2002-01-17 | Cadence Design Systems, Inc. | Circuit component interface |
| US6898773B1 (en) | 2002-01-22 | 2005-05-24 | Cadence Design Systems, Inc. | Method and apparatus for producing multi-layer topological routes |
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| US7096449B1 (en) | 2002-01-22 | 2006-08-22 | Cadence Design Systems, Inc. | Layouts with routes with different widths in different directions on the same layer, and method and apparatus for generating such layouts |
| US7089524B1 (en) | 2002-01-22 | 2006-08-08 | Cadence Design Systems, Inc. | Topological vias route wherein the topological via does not have a coordinate within the region |
| US7036105B1 (en) * | 2002-01-22 | 2006-04-25 | Cadence Design Systems, Inc. | Integrated circuits with at least one layer that has more than one preferred interconnect direction, and method for manufacturing such IC's |
| US7013451B1 (en) | 2002-01-22 | 2006-03-14 | Cadence Design Systems, Inc. | Method and apparatus for performing routability checking |
| US6938234B1 (en) | 2002-01-22 | 2005-08-30 | Cadence Design Systems, Inc. | Method and apparatus for defining vias |
| US7080329B1 (en) | 2002-01-22 | 2006-07-18 | Cadence Design Systems, Inc. | Method and apparatus for identifying optimized via locations |
| US7073151B1 (en) | 2002-06-04 | 2006-07-04 | Cadence Design Systems, Inc. | Method and apparatus for identifying a path between a set of source states and a set of target states in a triangulated space |
| US6986117B1 (en) | 2002-06-04 | 2006-01-10 | Cadence Design Systems, Inc. | Method and apparatus for identifying a path between source and target states |
| US7069531B1 (en) | 2002-07-15 | 2006-06-27 | Cadence Design Systems, Inc. | Method and apparatus for identifying a path between source and target states in a space with more than two dimensions |
| US7047512B1 (en) | 2002-06-04 | 2006-05-16 | Cadence Design Systems, Inc. | Method and apparatus for specifying a cost function that represents the estimated distance between an external state and a set of states in a space |
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| US7216308B2 (en) * | 2002-11-18 | 2007-05-08 | Cadence Design Systems, Inc. | Method and apparatus for solving an optimization problem in an integrated circuit layout |
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