JPH0410055A

JPH0410055A - ディジタル信号プロセッサ

Info

Publication number: JPH0410055A
Application number: JP11274690A
Authority: JP
Inventors: Makio Yamaki; 真木夫山来
Original assignee: Pioneer Electronic Corp
Current assignee: Pioneer Corp
Priority date: 1990-04-27
Filing date: 1990-04-27
Publication date: 1992-01-14
Anticipated expiration: 2009-10-05
Also published as: JPH0679315B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】背景技術本発明はディジタル信号プロセッサ（以下、Ｄｓｐと称
する）に関する。

背景技術家庭や車内においてコンサートホールや劇場における音
響空間、例えば、残響音や臨場感を作り出すために音場
制御をなすことができるオーディオ信号処理装置が公知
であり、例えば特開昭６４−７２６１５号公報に示され
ている。このようなオーディオ信号処理装置は、チュー
ナ等のオーディオ信号源から出力されたオーディオ信号
をディジタル演算処理することにより音場制御を施すＤ
ＳＰが設けられている。ＤＳＰは四則演算等の演算処理
を行なう演算部、該演算部に供給されるディジタルオー
ディオ信号データを記憶するデータＲＡＭやそのオーデ
ィオ信号データに乗算させるディジタル係数信号データ
（以下、単に係数データとする）を記憶する係数ＲＡＭ
等のメモリを備えている。ＤＳＰ内では予め定められた
プログラムに従って各メモリ間及びメモリから演算部へ
信号データを転送して信号データの演算処理を高速で繰
り返し行なうことができるように構成されている。また
プログラムはＤＳＰ内のＲＡＭ等の書き換え可能なプロ
グラムメモリに書き込まれており、操作により音場モー
ドが切り換えられる毎にＤＳＰ外のマイクロコンピュー
タによりプログラムが変更される。すなわちプログラム
を変更することによりあらゆる音響空間を作り出せるの
である。

従来のＤＳＰにおいては、第２図に示すように、バッフ
ァメモリ１及び２、乗算器３、ＡＬＵ４及びアキューム
レータ５が備えられている。また、入力されたディジタ
ル信号データを記憶する信号データＲＡＭ６及び複数の
係数データを記憶する係数データＲＡＭ７が備えられて
いる。演算時には信号データＲＡＭ６からは信号データ
が読み出されてバッファメモリ１にバス８を介して供給
されて保持され、係数データＲＡＭ７からは係数データ
が所定のタイミングで順次読み出されてバッファメモリ
２に供給されて保持される。バッファメモリ１．２に保
持されたデータが示す値は乗算器３によって乗算される
。乗算器３による乗算結果はＡＬＵ４によりアキューム
レータ５に保持された値と加算されてアキュームレータ
５に保持される。このＡＬＵ４及びアキュームレータ５
が累算手段を形成している。また、アキュームレータ５
の保持出力はバス８を介してバッファメモリ１及び信号
データＲＡＭ６に接続され、保持データが転送されるよ
うになっている。

このような従来のＤＳＰにおいて、２つの係数データ値
を信号データ値に乗算して累算する演算はプログラムの
進行に従って変化する係数、ｂ。

は固定係数である。この場合には、先ず、ａｌ　　Ｘｌ
が乗算器３にて算出され、算出されたａｌ　ＸｌはＡＬ
Ｕ４、アキュームレータ５、そしてバス８を介してバッ
ファメモリ１に転送され、ａｌ　Ｘ１ｂ１が乗算器３に
て算出される。このときＡＬＵ４は乗算器３による乗算
結果に０を加算するという演算を行なう。算出されたａ
ｌｂｌ　ｘｌはアキュームレータ５に保持される。次に
、ａ２　ｘ２が乗算器３にて算出され、算出されたａ２
　ｘ２はＡＬＵ４、アキュームレータ５、そしてバス８
を介してバッファメモリ１に転送され、ａ２　ｘ２　ｂ
２が乗算器３にて算出される。ＡＬＵ４において保持さ
れたａｌ　ｂｌ　ｘｌ　と算出されたａ２　ｂ２　ｘ２
とがＡＬＵ４にて加算されてアキュームレータ５に保持
される。このような動作を繰り返すことにしかしながら
、かかる従来のＤＳＰにおいては、に乗算する演算の場
合にはプログラムのステップ数が多くなり、処理時間が
掛かるという問題点があった。

発明の概要［発明の目的コ本発明の目的は、複数の係数を信号データ値に乗算する
演算の場合には処理時間の短縮化を図ることができるＤ
ＳＰを提供することである。

［発明の構成〕本発明のＤＳＰは、２つのディジタル信号データの値を
乗算するディジタル乗算手段及び該乗算手段の出力値を
累算するディジタル累算手段から各々なる第１及び第２
演算部を備えたディジタル信号プロセッサであり、第２
演算部の乗算手段の出力が第１演算部の乗算手段のの一
方のディジタル信号データの入力に接続されていること
を特徴としている。

実施例以下、本発明の実施例を図面を参照しつつ詳細に説明す
る。

第１図に示した本発明の一実施例たるＤＳＰにおいて、
２つの演算部が備えられている。第１演算部はバッファ
メモリ１１，１２、乗算器１３、ＡＬＵ１４及びアキュ
ームレータ１５からなる。

バッファメモリ１１．１２の出力は乗算器１３に各々接
続されている。乗算器１３の出力はＡＬＵ１４の一方の
入力に接続され、ＡＬＵ１４の出力はアキュームレータ
１５に接続されている。アキュームレータ１５は２つの
出力を有し、一方の出力はＡＬＵ１４の一方の入力に接
続され、他方の出力はバス１０に接続されている。なお
、バッファメモリ１２は３つの入力を有している。

また、第２演算部はバッファメモリ１６．１７、乗算器
１８、ＡＬＵ１９及びアキュームレータ２０からなり、
第１演算部と同様に構成されている。

しかしながら、第２演算部の乗算器１８は２つの出力を
有し、一方の出力はＡＬＵ１９の一方の入力に接続され
、他方の出力はバッファメモリ１２の１の入力に接続さ
れている。

係数データＲＡＭ２１には係数データｂ１゜ｂ２＋　・
・・・・・ｂｎが記憶され、係数データＲＡＭ２１の出
力はバッファメモリ１１に接続されている。

信号データＲＡＭ２２はバッファメモリ１２の他方の入
力に接続されている。また、係数データＲＡＭ２３には
係数データａｌ＋　　ａ２＋　・・・・・・ａｆｉが記
憶され、係数データＲＡＭ２Ｂの出力はバッファメモリ
１６に接続されている。信号データＲＡＭ２４はバッフ
ァメモリ１７に接続されている。

信号ＲＡＭ２１．２４及びバッファメモリ１２゜１７は
バス１０にも接続されている。

なお、バッファメモリ１２の３つの入力、バッファメモ
リの２つの入力、乗算器１８やアキュームレータ１５及
び２０の２つの出力、信号データＲＡＭ２２．２４の２
つの出力は選択的にいずれか一方が有効となるものであ
る。これらは例えば、複数の３ステートバツフア等から
なる切替回路により構成される。

ＲＡＭ２１及び２３からの係数データの読み出し動作、
ＲＡＭ２２及び２４からの信号データの読み出し動作、
ＡＬＵ１４，１９の演算動作、アキュームレータ１５．
２０の保持データの出力選択動作、乗算器１８の出力選
択動作等の動作はＤＳＰ内のシーケンスコントローラ（
図示せず）によって制御される。シーケンスコントロー
ラはＤＳＰ内のプログラムメモリ（図示せず）に書き込
まれたプログラムに従って動作する。

かかる構成を有するＤＳＰにおいては、外部から供給さ
れたオーディオ信号データＸ。は信号ブタＲＡＭ２４の
所定の領域に書き込まれる。２つの係数データ値を信号
データ値に乗算して累算する演算ΣａｎｂｎＸｎを行な
う場合には、先ず、第１ステツプにおいては、信号デー
タＲＡＭ２４から信号データｘ１が読み出されてバッフ
ァメモリ１７に供給される。一方、バッファメモリ１６
には係数データＲＡＭ２３から係数データａ１が読み出
されて供給される。よって、乗算器１８は信号データＸ
１と係数データａ１との値を乗算する。乗算器１８によ
る乗算結果の値Ｘｌ　ａｌは第１ステツプより１ステツ
プ後の第２ステツプにおいて他方の出力からバッファメ
モリ１２に供給される。この第２ステツプにおいてバッ
ファメモリ１１には係数データＲＡＭ２１から係数デー
タｂ１が読み出されて供給される。よって、乗算器１３
はＸｌ　ａｌ　と係数データ値ｂ１とを乗算する。

乗算器１３による乗算結果の値ａ１ｂ１ｘ１は第３ステ
ツプにおいてＡＬＵ１４を介してアキュームレータ１５
に保持される。

また、第２ステツプにおいて信号データＲＡＭ２４から
信号データｘ２が読み出されてバッファメモリ１７に供
給される。一方、バッファメモリ１６には係数データＲ
ＡＭ２３から係数データａ２が読み出されて供給される
。なお、信号データ及び係数データの読み出しはステッ
プ毎に順次行なわれる故、ｘ２及びａｌの読み出しはＸ
ｌ及びａｌの読み出しステップの次のステップで行なわ
れる。乗算器］８は信号データ値Ｘ２と係数ブタ値ａ２
とを乗算する。この乗算器１８による乗算結果の値ｘ２
　ａｌは第３ステツプにおいて他方の出力からバッファ
メモリ１２に供給される。

この第３ステツプにおいてバッファメモリ１１には係数
データＲＡＭ２１から係数データｂ２が読み出されて供
給される。よって、乗算器１３はｘ２　ａｌと係数デー
タ値ｂ２とを乗算する。乗算器１３による乗算結果の値
ａ２　ｂ２　ｘ２はＡＬＵ１４の他方の入力に供給され
る。この供給に同期してアキュームレータ１５に保持さ
れているブタ値ａｌ　ｂｌｘｌがＡＬＵ１４の一方の入
力に供給される。よって、第４ステツプにおいてＡＬＵ
１４はａｌｂｌ　ｘ１＋ａ２　ｂ２　ｘ２の累算を行な
い、この累算結果の値はアキュームレータ１５に保持さ
れる。このような動作を繰り返すことによｎ−６の場合
には第８ステツプでその累算結果のされる。なお、係数
データＲＡＭ２３からは第１ステップから係数データａ
＋＋ａ２・・・・・・ａｎが順番にステップ毎に読み出
され、係数データＲＡＭ２１からは第２ステツプから係
数データｂｌ。

ｂ２・・・・・・ｂｎが順番にステップ毎に読み出され
る。

なお、上記した実施例においては、Σａｆｉ　ｂｎＸｆ
ｉの算出について説明したが、これに限定されるもので
はなく、他の算出の場合にも本発明を適用することがで
きる。

発明の効果以上の如く、本発明によるＤＳＰにおいては、２つのデ
ィジタル信号データの値を乗算するディジタル乗算手段
及び該乗算手段の出力値を累算するディジタル累算手段
から各々なる第１及び第２演算部が備えられ、第２演算
部の乗算手段の出力が第１演算部の乗算手段の一方のデ
ィジタル信号データの入力に接続されている。よって、
ΣａｎｂｏＸｎの如く複数の係数を信号データ値に乗算
する演算の場合には、演算途中で累算手段の出力からバ
スを介して途中結果データを乗算手段に転送する必要が
なく、またディジタル信号データとしての信号データや
係数データをメモリから毎ステップ読み出して効率良い
データ処理が可能となるので、プログラムのステップ数
を従来より少なくさせることができ、これにより処理時
間の短縮化を図ることができる。

【図面の簡単な説明】第１図は本発明の実施例を示すブロック図、第２図は従
来のＤＳＰの構成を示す図である。主要部分の符号の説明３．１３．１８・・・乗算器４．１４．１９・・・ＡＬＵ５．１５．２０・・・アキュームレータ出願人　　　パ
イオニア株式会社

Claims

【特許請求の範囲】

２つのディジタル信号データの値を乗算するディジタル
乗算手段及び前記乗算手段の出力値を累算するディジタ
ル累算手段から各々なる第１及び第２演算部を備えたデ
ィジタル信号プロセッサであって、前記第２演算部の乗
算手段の出力が前記第１演算部の乗算手段の一方のディ
ジタル信号データの入力に接続されていることを特徴と
するディジタル信号プロセッサ。