JPH08287037A - デジタル信号処理プロセッサ - Google Patents
デジタル信号処理プロセッサInfo
- Publication number
- JPH08287037A JPH08287037A JP7086938A JP8693895A JPH08287037A JP H08287037 A JPH08287037 A JP H08287037A JP 7086938 A JP7086938 A JP 7086938A JP 8693895 A JP8693895 A JP 8693895A JP H08287037 A JPH08287037 A JP H08287037A
- Authority
- JP
- Japan
- Prior art keywords
- digital
- signal data
- multiplier
- coefficient data
- adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 デジタル信号処理プロセッサにおいて、プロ
グラムのステップ数を減らすことによって演算の処理時
間の短縮を図る。 【構成】 第１のデジタル乗算手段は、係数データＲＡ
Ｍ11，信号データＲＡＭ12，バッファメモリ15，16，第
１の乗算器19からなる。第２のデジタル乗算手段は、係
数データＲＡＭ13，信号データＲＡＭ14，バッファメモ
リ17，18，第２の乗算器20からなる。第１，第２のデジ
タル乗算手段の各乗算結果の出力は、デジタル加算手段
であるＡＬＵ21に入力加算される。ＡＬＵ21の加算結果
を加算器22の一方の入力とし、またアキュムレータ23の
保持出力を他方の入力として加算し累算する。デジタル
累算手段は、加算器22とその出力を入力し保持するアキ
ュームレータ23とからなる。第１，第２のデジタル乗算
手段を設け、同時に乗算処理を行うことで処理時間の短
縮を図る。
グラムのステップ数を減らすことによって演算の処理時
間の短縮を図る。 【構成】 第１のデジタル乗算手段は、係数データＲＡ
Ｍ11，信号データＲＡＭ12，バッファメモリ15，16，第
１の乗算器19からなる。第２のデジタル乗算手段は、係
数データＲＡＭ13，信号データＲＡＭ14，バッファメモ
リ17，18，第２の乗算器20からなる。第１，第２のデジ
タル乗算手段の各乗算結果の出力は、デジタル加算手段
であるＡＬＵ21に入力加算される。ＡＬＵ21の加算結果
を加算器22の一方の入力とし、またアキュムレータ23の
保持出力を他方の入力として加算し累算する。デジタル
累算手段は、加算器22とその出力を入力し保持するアキ
ュームレータ23とからなる。第１，第２のデジタル乗算
手段を設け、同時に乗算処理を行うことで処理時間の短
縮を図る。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル信号処理プロ
セッサ(以下、ＤＳＰという)に関するものである。
セッサ(以下、ＤＳＰという)に関するものである。
【０００２】
【従来の技術】ＤＳＰには、四則演算等の演算処理を行
う演算部、各演算部に供給されるデジタル信号データ
(以下、信号データという)を記憶する信号データＲＡＭ
とその信号データに乗算させるデジタル係数信号データ
(以下、係数データという)を記憶する係数データＲＡＭ
等のメモリを備えている。ＤＳＰ内では、予め定められ
たプログラムに従って各メモリから演算部へ各データを
転送して、各データの演算処理を高速に繰り返し行うこ
とができる構成になっている。また、プログラムは、プ
ログラムメモリに書き込まれており、このプログラムを
変更することによりあらゆる処理が可能となる。以下
に、従来のＤＳＰについて、図面を用いて説明する。
う演算部、各演算部に供給されるデジタル信号データ
(以下、信号データという)を記憶する信号データＲＡＭ
とその信号データに乗算させるデジタル係数信号データ
(以下、係数データという)を記憶する係数データＲＡＭ
等のメモリを備えている。ＤＳＰ内では、予め定められ
たプログラムに従って各メモリから演算部へ各データを
転送して、各データの演算処理を高速に繰り返し行うこ
とができる構成になっている。また、プログラムは、プ
ログラムメモリに書き込まれており、このプログラムを
変更することによりあらゆる処理が可能となる。以下
に、従来のＤＳＰについて、図面を用いて説明する。
【０００３】従来のＤＳＰは、図３のブロック図に示し
たように構成されている。また、図４は各手段の処理を
示す図である。図３において、１は係数データを記憶す
る係数データＲＡＭ、２は入力された信号データを記憶
する信号データＲＡＭ、３は係数データＲＡＭ１からの
信号データを保持するバッファメモリ、４は信号データ
ＲＡＭ２からの信号データを保持するバッファメモリ、
５は乗算器、６はＡＬＵ、７はアキュムレータである。
たように構成されている。また、図４は各手段の処理を
示す図である。図３において、１は係数データを記憶す
る係数データＲＡＭ、２は入力された信号データを記憶
する信号データＲＡＭ、３は係数データＲＡＭ１からの
信号データを保持するバッファメモリ、４は信号データ
ＲＡＭ２からの信号データを保持するバッファメモリ、
５は乗算器、６はＡＬＵ、７はアキュムレータである。
【０００４】従来のＤＳＰにおいて、演算時には、係数
データＲＡＭ１からは係数データが読み出されてバッフ
ァメモリ３に供給され、信号データＲＡＭ２からは信号
データが読み出されてバッファメモリ４に供給されて保
持される。バッファメモリ３およびバッファメモリ４に
保持された各データは、乗算器５によって乗算される。
乗算器５による乗算結果はＡＬＵ６によりアキュームレ
ータ７に保持される。このＡＬＵ６およびアキュームレ
ータ７が累算手段を形成している。また、アキュームレ
ータ７の保持出力は、保持しているデータが転送される
ようになっている。
データＲＡＭ１からは係数データが読み出されてバッフ
ァメモリ３に供給され、信号データＲＡＭ２からは信号
データが読み出されてバッファメモリ４に供給されて保
持される。バッファメモリ３およびバッファメモリ４に
保持された各データは、乗算器５によって乗算される。
乗算器５による乗算結果はＡＬＵ６によりアキュームレ
ータ７に保持される。このＡＬＵ６およびアキュームレ
ータ７が累算手段を形成している。また、アキュームレ
ータ７の保持出力は、保持しているデータが転送される
ようになっている。
【０００５】次に、このような従来のＤＳＰにおいて、
例えば、係数データ値を信号データ値に乗算して累算す
る(数１)のような演算を行う動作について、図４を用い
て説明する。
例えば、係数データ値を信号データ値に乗算して累算す
る(数１)のような演算を行う動作について、図４を用い
て説明する。
【０００６】
【数１】
【０００７】なお、ａnはプログラムの進行に従って変
化する係数データ、ｘnは信号データである。
化する係数データ、ｘnは信号データである。
【０００８】第１ステップにおいて、係数データａ1を
係数データＲＡＭ１から読み出し、信号データｘ1を信
号データＲＡＭ２から読み出しバッファメモリ３，バッ
ファメモリ４に転送する。転送された係数データａ1と
信号データｘ1を乗算器５にてａ1・ｘ1を算出する。
係数データＲＡＭ１から読み出し、信号データｘ1を信
号データＲＡＭ２から読み出しバッファメモリ３，バッ
ファメモリ４に転送する。転送された係数データａ1と
信号データｘ1を乗算器５にてａ1・ｘ1を算出する。
【０００９】第２ステップにおいて、ＡＬＵ６で乗算器
５による乗算結果ａ1・ｘ1とアキュームレータ７(初期
値０)に保持された累算結果とを加算する演算を行う。
算出された０＋ａ1・ｘ1はアキュームレータ５に保持さ
れる。また、同時に次の係数データａ2と信号データｘ2
がそれぞれ係数データＲＡＭ１、信号データＲＡＭ２か
ら読み出され、乗算器５によりａ2・ｘ2を算出する。
５による乗算結果ａ1・ｘ1とアキュームレータ７(初期
値０)に保持された累算結果とを加算する演算を行う。
算出された０＋ａ1・ｘ1はアキュームレータ５に保持さ
れる。また、同時に次の係数データａ2と信号データｘ2
がそれぞれ係数データＲＡＭ１、信号データＲＡＭ２か
ら読み出され、乗算器５によりａ2・ｘ2を算出する。
【００１０】第３ステップにおいて、アキュムレータ７
に保持されていた累算結果０＋ａ1・ｘ1と乗算器５の乗
算結果ａ2・ｘ2をＡＬＵ６で加算を行い、その累算結果
をアキュームレータ７に保持する。また、同時に次の係
数データａ3と信号データｘ3がそれぞれ係数データＲＡ
Ｍ１、信号データＲＡＭ２から読み出し、バッファメモ
リ３，４に転送し乗算器５により乗算結果ａ3・ｘ3を算
出する。
に保持されていた累算結果０＋ａ1・ｘ1と乗算器５の乗
算結果ａ2・ｘ2をＡＬＵ６で加算を行い、その累算結果
をアキュームレータ７に保持する。また、同時に次の係
数データａ3と信号データｘ3がそれぞれ係数データＲＡ
Ｍ１、信号データＲＡＭ２から読み出し、バッファメモ
リ３，４に転送し乗算器５により乗算結果ａ3・ｘ3を算
出する。
【００１１】同様にステップ４においても、累算結果０
＋ａ1・ｘ1＋ａ2・ｘ2＋ａ3・ｘ3と乗算結果ａ4・ｘ4を
算出する。このような動作を繰り返すことにより(数１)
が算出される。
＋ａ1・ｘ1＋ａ2・ｘ2＋ａ3・ｘ3と乗算結果ａ4・ｘ4を
算出する。このような動作を繰り返すことにより(数１)
が算出される。
【００１２】
【発明が解決しようとする課題】しかしながら、このよ
うな構成のＤＳＰにおいては、(数１)の演算を行う場合
に、乗算手段を１つしか備えていないため、１ステップ
に１回の乗算しかできないため、プログラムのステップ
数が多くなり、処理時間がかかるという課題があった。
うな構成のＤＳＰにおいては、(数１)の演算を行う場合
に、乗算手段を１つしか備えていないため、１ステップ
に１回の乗算しかできないため、プログラムのステップ
数が多くなり、処理時間がかかるという課題があった。
【００１３】本発明は、前記従来技術の問題を解決する
ものであり、プログラムのステップ数を減らすことによ
って演算の処理時間の短縮を図るＤＳＰを提供すること
を目的とする。
ものであり、プログラムのステップ数を減らすことによ
って演算の処理時間の短縮を図るＤＳＰを提供すること
を目的とする。
【００１４】
【課題を解決するための手段】この目的を達成するため
に、本発明は、デジタル信号データを乗算する第１のデ
ジタル乗算手段と、デジタル信号データを乗算する第２
のデジタル乗算手段と、第１，第２のデジタル乗算手段
の両出力値を加算するデジタル加算手段と、デジタル加
算手段の結果を累算するデジタル累算手段を備え、第
１，第２のデジタル乗算手段を同時に動作させるように
構成したものである。
に、本発明は、デジタル信号データを乗算する第１のデ
ジタル乗算手段と、デジタル信号データを乗算する第２
のデジタル乗算手段と、第１，第２のデジタル乗算手段
の両出力値を加算するデジタル加算手段と、デジタル加
算手段の結果を累算するデジタル累算手段を備え、第
１，第２のデジタル乗算手段を同時に動作させるように
構成したものである。
【００１５】
【作用】前記構成によれば、デジタル信号の信号データ
と係数データを乗算する第１の乗算手段と第２の乗算手
段により、２つの乗算手段を同時に動作させ１ステップ
で２つの乗算が一度にできるので、演算においてプログ
ラムのステップ数を少なくすることができる。
と係数データを乗算する第１の乗算手段と第２の乗算手
段により、２つの乗算手段を同時に動作させ１ステップ
で２つの乗算が一度にできるので、演算においてプログ
ラムのステップ数を少なくすることができる。
【００１６】
【実施例】以下、図面を参照しながら実施例を詳細に説
明する。
明する。
【００１７】図１は本発明の一実施例におけるＤＳＰの
構成を示すブロック図である。また、図２は本実施例に
おけるＤＳＰの各手段の処理を示す図である。図１にお
いて、11，13は係数データＲＡＭ、12，14は信号データ
ＲＡＭ、15，16，17，18バッファメモリ、19は第１の乗
算器、20は第２の乗算器、21はＡＬＵ、22は加算器、23
はアキュムレータである。
構成を示すブロック図である。また、図２は本実施例に
おけるＤＳＰの各手段の処理を示す図である。図１にお
いて、11，13は係数データＲＡＭ、12，14は信号データ
ＲＡＭ、15，16，17，18バッファメモリ、19は第１の乗
算器、20は第２の乗算器、21はＡＬＵ、22は加算器、23
はアキュムレータである。
【００１８】第１のデジタル乗算手段は、係数データＲ
ＡＭ11と信号データＲＡＭ12とバッファメモリ15，16と
第１の乗算器19とで構成される。第２のデジタル乗算手
段は、係数データＲＡＭ13と信号データＲＡＭ14とバッ
ファメモリ17，18と第２の乗算器20とで構成される。第
１のデジタル乗算手段と第２のデジタル乗算手段との２
つの乗算結果の出力は、それぞれＡＬＵ21の入力に接続
され、デジタル加算手段であるＡＬＵ21で加算される。
そのＡＬＵ21の加算結果の出力を加算器22の一方の入力
とし、またアキュムレータ23の保持出力を加算器22の他
方の入力として加算し累算する。デジタル累算手段は、
加算器22とその出力が入力され保持するアキュームレー
タ23とからなる。
ＡＭ11と信号データＲＡＭ12とバッファメモリ15，16と
第１の乗算器19とで構成される。第２のデジタル乗算手
段は、係数データＲＡＭ13と信号データＲＡＭ14とバッ
ファメモリ17，18と第２の乗算器20とで構成される。第
１のデジタル乗算手段と第２のデジタル乗算手段との２
つの乗算結果の出力は、それぞれＡＬＵ21の入力に接続
され、デジタル加算手段であるＡＬＵ21で加算される。
そのＡＬＵ21の加算結果の出力を加算器22の一方の入力
とし、またアキュムレータ23の保持出力を加算器22の他
方の入力として加算し累算する。デジタル累算手段は、
加算器22とその出力が入力され保持するアキュームレー
タ23とからなる。
【００１９】さらに、係数データＲＡＭ11，13からの係
数データの読み出し動作、信号データＲＡＭ12，14から
の信号データの読み出し動作、ＡＬＵ21の演算動作、加
算器22の演算動作、アキュームレータ23の保持データ出
力選択動作は、ＤＳＰ内のプログラムメモリ(図示せず)
に書き込まれたプログラムに従って動作する。
数データの読み出し動作、信号データＲＡＭ12，14から
の信号データの読み出し動作、ＡＬＵ21の演算動作、加
算器22の演算動作、アキュームレータ23の保持データ出
力選択動作は、ＤＳＰ内のプログラムメモリ(図示せず)
に書き込まれたプログラムに従って動作する。
【００２０】前記のような構成を有する本実施例のＤＳ
Ｐにおいて、係数データ値を信号データ値に乗算して累
算する(数１)のような演算を行う場合について、図２を
用いて説明する。
Ｐにおいて、係数データ値を信号データ値に乗算して累
算する(数１)のような演算を行う場合について、図２を
用いて説明する。
【００２１】いま、従来例で説明した係数データａnと
信号データxｎにおいて、係数データＲＡＭ11には、係
数データａ1，ａ3，・・・ａN-1が記憶され、もう１つ
の係数データＲＡＭ13には、係数データａ2，ａ4，・・
・ａNが記憶されている。また、それぞれの係数データ
ＲＡＭ11，13の出力は、それぞれのバッファメモリ15，
17に接続されている。一方、信号データＲＡＭ12には、
信号データｘ1，ｘ3，・・・ｘN-1が記憶されて、もう
１つの信号データＲＡＭ14には、信号データｘ2，ｘ4，
・・・ｘNが記憶されている。また、それぞれの信号デ
ータＲＡＭ12，14の出力は、それぞれのバッファメモリ
16，18に接続されている。
信号データxｎにおいて、係数データＲＡＭ11には、係
数データａ1，ａ3，・・・ａN-1が記憶され、もう１つ
の係数データＲＡＭ13には、係数データａ2，ａ4，・・
・ａNが記憶されている。また、それぞれの係数データ
ＲＡＭ11，13の出力は、それぞれのバッファメモリ15，
17に接続されている。一方、信号データＲＡＭ12には、
信号データｘ1，ｘ3，・・・ｘN-1が記憶されて、もう
１つの信号データＲＡＭ14には、信号データｘ2，ｘ4，
・・・ｘNが記憶されている。また、それぞれの信号デ
ータＲＡＭ12，14の出力は、それぞれのバッファメモリ
16，18に接続されている。
【００２２】先ず、第１ステップにおいては、各係数デ
ータＲＡＭ11，13から係数データａ1，ａ2が読み出され
バッファメモリ15，17に供給される。一方、各信号デー
タＲＡＭ12，14から信号データｘ1，ｘ2が読み出されバ
ッファメモリ16，18に供給される。よって、第１の乗算
器19は、係数データａ1と信号データｘ1との値の乗算を
行う。また、第２の乗算器20で、係数データａ2と信号
データｘ2との値の乗算を行う。
ータＲＡＭ11，13から係数データａ1，ａ2が読み出され
バッファメモリ15，17に供給される。一方、各信号デー
タＲＡＭ12，14から信号データｘ1，ｘ2が読み出されバ
ッファメモリ16，18に供給される。よって、第１の乗算
器19は、係数データａ1と信号データｘ1との値の乗算を
行う。また、第２の乗算器20で、係数データａ2と信号
データｘ2との値の乗算を行う。
【００２３】第１ステップより１ステップ後の第２ステ
ップにおいて、第１の乗算器19による乗算結果の値ａ1
・ｘ1はＡＬＵ21の一方の入力になり、第２の乗算器20
による乗算結果の値ａ2・ｘ2はＡＬＵ21の他方の入力に
なって、ＡＬＵ21に供給される。ＡＬＵ21において、第
１の乗算器19の乗算結果の値ａ1・ｘ1と第２の乗算器20
の乗算結果の値ａ2・ｘ2との加算を行い、演算結果の値
ａ1・ｘ1＋ａ2・ｘ2を加算器22の入力として出力する。
ップにおいて、第１の乗算器19による乗算結果の値ａ1
・ｘ1はＡＬＵ21の一方の入力になり、第２の乗算器20
による乗算結果の値ａ2・ｘ2はＡＬＵ21の他方の入力に
なって、ＡＬＵ21に供給される。ＡＬＵ21において、第
１の乗算器19の乗算結果の値ａ1・ｘ1と第２の乗算器20
の乗算結果の値ａ2・ｘ2との加算を行い、演算結果の値
ａ1・ｘ1＋ａ2・ｘ2を加算器22の入力として出力する。
【００２４】また、第２ステップにおいては、次の係数
データａ3，ａ4が各係数データＲＡＭ11，13から読み出
されバッファメモリ15，17に供給され、同時に、次の信
号データｘ3，ｘ4が各信号データＲＡＭ12，14から読み
出されバッファメモリ16，18に供給される。第１の乗算
器19で係数データａ3と信号データｘ3との値の乗算を行
い、第２の乗算器20で係数データａ4と信号データｘ4と
の値の乗算を行い、第１の乗算器19からは乗算結果の値
ａ3・ｘ3を、第２の乗算器20からは乗算結果の値ａ4・
ｘ4をＡＬＵ21の入力としてそれぞれ出力する。
データａ3，ａ4が各係数データＲＡＭ11，13から読み出
されバッファメモリ15，17に供給され、同時に、次の信
号データｘ3，ｘ4が各信号データＲＡＭ12，14から読み
出されバッファメモリ16，18に供給される。第１の乗算
器19で係数データａ3と信号データｘ3との値の乗算を行
い、第２の乗算器20で係数データａ4と信号データｘ4と
の値の乗算を行い、第１の乗算器19からは乗算結果の値
ａ3・ｘ3を、第２の乗算器20からは乗算結果の値ａ4・
ｘ4をＡＬＵ21の入力としてそれぞれ出力する。
【００２５】第３ステップにおいて、アキュームレータ
23に保持した値(初期値０)を加算器22に入力し、ＡＬＵ
21の演算結果の値ａ1・ｘ1＋ａ2・ｘ2を加算器22で加算
し、累算結果の値０＋ａ1・ｘ1＋ａ2・ｘ2を算出しアキ
ュームレータ23に保持する。また、第３ステップにおい
て、ＡＬＵ21で第１の乗算器19の乗算結果の値ａ3・ｘ3
と第２の乗算器20の乗算結果の値ａ4・ｘ4との加算を行
い、演算結果の値ａ3・ｘ3＋ａ4・ｘ4を加算器22の入力
として出力する。
23に保持した値(初期値０)を加算器22に入力し、ＡＬＵ
21の演算結果の値ａ1・ｘ1＋ａ2・ｘ2を加算器22で加算
し、累算結果の値０＋ａ1・ｘ1＋ａ2・ｘ2を算出しアキ
ュームレータ23に保持する。また、第３ステップにおい
て、ＡＬＵ21で第１の乗算器19の乗算結果の値ａ3・ｘ3
と第２の乗算器20の乗算結果の値ａ4・ｘ4との加算を行
い、演算結果の値ａ3・ｘ3＋ａ4・ｘ4を加算器22の入力
として出力する。
【００２６】第４ステップで、加算器22で、ＡＬＵ21の
演算結果の値ａ3・ｘ3＋ａ4・ｘ4とアキュームレータ23
に保持した累算結果の値０＋ａ1・ｘ1＋ａ2・ｘ2との加
算を行い累算結果０＋ａ1・ｘ1＋ａ2・ｘ2＋ａ3・ｘ3＋
ａ4・ｘ4を算出し、アキュームレータ23に保持する。こ
のような、動作を繰り返すことにより(数１)が算出され
る。
演算結果の値ａ3・ｘ3＋ａ4・ｘ4とアキュームレータ23
に保持した累算結果の値０＋ａ1・ｘ1＋ａ2・ｘ2との加
算を行い累算結果０＋ａ1・ｘ1＋ａ2・ｘ2＋ａ3・ｘ3＋
ａ4・ｘ4を算出し、アキュームレータ23に保持する。こ
のような、動作を繰り返すことにより(数１)が算出され
る。
【００２７】なお、前記実施例においては、(数１)の算
出について説明したが、これに限定されるものでなく、
他の算出にも本発明は適用される。
出について説明したが、これに限定されるものでなく、
他の算出にも本発明は適用される。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
デジタル信号データ値を乗算する第１のデジタル乗算手
段と第２のデジタル乗算手段を２つ同時に動作させるこ
とによって演算を行う場合に、１ステップに２回の乗算
が可能となり、効率のよい演算が可能となるので、従来
のＤＳＰよりプログラムのステップ数を少なくでき、処
理時間の短縮化を図ることができるという効果を奏す
る。
デジタル信号データ値を乗算する第１のデジタル乗算手
段と第２のデジタル乗算手段を２つ同時に動作させるこ
とによって演算を行う場合に、１ステップに２回の乗算
が可能となり、効率のよい演算が可能となるので、従来
のＤＳＰよりプログラムのステップ数を少なくでき、処
理時間の短縮化を図ることができるという効果を奏す
る。
【図１】本発明の実施例におけるＤＳＰの構成を示すブ
ロック図である。
ロック図である。
【図２】本発明の実施例におけるＤＳＰの各手段の処理
を示す図である。
を示す図である。
【図３】従来のＤＳＰの構成を示すブロック図である。
【図４】従来のＤＳＰの各手段の処理を示す図である。
１，11，13…係数データＲＡＭ、 ２，12，14…信号デ
ータＲＡＭ、 ３，４，15，16，17，18…バッファメモ
リ、 ５…乗算器、 ６，21…ＡＬＵ、 ７，23…アキ
ュムレータ、 19…第１の乗算器、 20…第２の乗算
器、 22…加算器。
ータＲＡＭ、 ３，４，15，16，17，18…バッファメモ
リ、 ５…乗算器、 ６，21…ＡＬＵ、 ７，23…アキ
ュムレータ、 19…第１の乗算器、 20…第２の乗算
器、 22…加算器。
Claims (1)
- 【請求項１】 デジタル信号データを乗算する第１のデ
ジタル乗算手段と、デジタル信号データを乗算する第２
のデジタル乗算手段と、前記第１のデジタル乗算手段と
前記第２のデジタル乗算手段との出力値を加算するデジ
タル加算手段と、該デジタル加算手段の結果を累算する
デジタル累算手段を備え、前記第１のデジタル乗算手段
と前記第２のデジタル乗算手段を同時に動作させること
を特徴とするデジタル信号処理プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7086938A JPH08287037A (ja) | 1995-04-12 | 1995-04-12 | デジタル信号処理プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7086938A JPH08287037A (ja) | 1995-04-12 | 1995-04-12 | デジタル信号処理プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08287037A true JPH08287037A (ja) | 1996-11-01 |
Family
ID=13900817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7086938A Pending JPH08287037A (ja) | 1995-04-12 | 1995-04-12 | デジタル信号処理プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08287037A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007522699A (ja) * | 2003-12-29 | 2007-08-09 | ザイリンクス インコーポレイテッド | カスケード接続するｄｓｐスライスを備えた集積回路 |
| CN103218201A (zh) * | 2012-01-19 | 2013-07-24 | 联发科技（新加坡）私人有限公司 | 数字信号处理器及处理方法 |
-
1995
- 1995-04-12 JP JP7086938A patent/JPH08287037A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007522699A (ja) * | 2003-12-29 | 2007-08-09 | ザイリンクス インコーポレイテッド | カスケード接続するｄｓｐスライスを備えた集積回路 |
| CN103218201A (zh) * | 2012-01-19 | 2013-07-24 | 联发科技（新加坡）私人有限公司 | 数字信号处理器及处理方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4754421A (en) | Multiple precision multiplication device | |
| US5179531A (en) | Accelerated digital signal processor | |
| US6366936B1 (en) | Pipelined fast fourier transform (FFT) processor having convergent block floating point (CBFP) algorithm | |
| JPH08329261A (ja) | パラメータ曲線発生器 | |
| US5694349A (en) | Low power parallel multiplier for complex numbers | |
| JP3529622B2 (ja) | 演算回路 | |
| JPH0731592B2 (ja) | 除算回路 | |
| US20040128335A1 (en) | Fast fourier transform (FFT) butterfly calculations in two cycles | |
| JPH08287037A (ja) | デジタル信号処理プロセッサ | |
| US20020165890A1 (en) | Method and apparatus for linear interpolation using gradient tables | |
| KR0147758B1 (ko) | Mpeg-2 오디오 복호화기의 합성 필터 | |
| US5898604A (en) | Digital Signal Processor employing a random-access memory and method for performing multiplication | |
| JP2737933B2 (ja) | 除算装置 | |
| KR20040045152A (ko) | 모듈러 곱셈 장치 | |
| US5650952A (en) | Circuit arrangement for forming the sum of products | |
| US6314132B1 (en) | Microprocessor structure and method for implementing digital filter operations | |
| JP2960595B2 (ja) | ディジタル信号プロセッサ | |
| KR100235537B1 (ko) | 디지털 필터의 가변탭 구조 및 그의 곱셈회로 | |
| JPS6259828B2 (ja) | ||
| JPS59194242A (ja) | ディジタル乗算累積加算装置 | |
| JP2697619B2 (ja) | Ｎポイントｆｆｔ専用プロセッサ | |
| KR0152802B1 (ko) | 영상 압축장치의 역이산 코사인 변환방법 및 장치 | |
| GB2243469A (en) | Digital signal processor | |
| JPS60254372A (ja) | 積和演算装置 | |
| KR0136486B1 (ko) | 변형 부스 곱셈기 |