JPH04100089A - アクティブマトリクス液晶ディスプレイの階調表示駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は○Ａ機器に適用されるアクティブマトリクス液
晶ディスプレイを階調表示させるための液晶駆動回路に
関する。

〔従来の技術〕

コンピュータ端末、パソコンの携帯型が普及しており、
薄くて軽量で、目に優しい液晶ディスプレイが多量に使
用されている。情報表示の内容が高度化されるに伴いカ
ラー表示と階調表示の必要性が高まっている。液晶ディ
スプレイを駆動する方式は大きくわけて単純マトリクス
とアクティブマトリクスの２種類がある。単純マトリク
ス方式は上下のガラス基板にＸ方向・Ｙ方向にストライ
プ状の透明電極を設けて、交差する画素を直接外部から
線順次走査により時分割駆動する。アクティブマトリク
ス方式は各画素にスイッチング素子、例えば薄膜トラン
ジスタ（ＴＰＴ）を画素毎に設けて、液晶をスタティッ
ク駆動する駆動方式である。アクティブマトリクス方式
は製造上の難しさがあるが、コントラスト比が大きく、
視野角も広いし、表示応答速度も２０〜３０ｍ５と高速
である。またカラー表示も鮮明で、階調表示も容易であ
り、高品位な表示品質を持っている。

アクティブマトリクス液晶ディスプレイを階調表示させ
る駆動方式としては、液晶の電圧透過特性を利用して階
調レベルに対応した電圧をデータ線、ＴＰＴを介して液
晶に印加する電圧変調方式が一般的である。従来この種
のデータ線駆動回路としては、アナグロの表示信号を液
晶の駆動レベルまで増幅し、増幅されたー走査線分の表
示信号をサンプルホールド回路によりサンプリングし、
その電圧を一走査線期間保持して、一走査線上の画素を
一度に駆動する構成が取られている。このようなアナロ
グ方式のデータ線駆動回路は１００本前後の出力線を有
するＬＳＩが実用化されている。一方最近最も多く用い
られているパソコン（画素数６４０ｘ４００あるいは６
４０ｘ４８０）の表示データの転送速度は２０ＭＨｚ〜
３０ＭＨｚであり、ＲＧＢの三原色を考慮すると６０〜
９０ＭＨｚと極めて高速である。

なお、この種の技術が記載されている文献として、″日
立、カタログ、ＨＤ６６３００（１９９０）”がある。

〔発明が解決しようとする課題〕

このように高速な表示データをアナログ方式のデータ線
駆動回路ＬＳＩで実現するには、微細加工を駆使した高
速デバイスの使用と同時に、液晶では十数Ｖの電圧ダイ
ナミックレンジを扱うので高耐圧のデバイスが必要とな
り、互いに相反する高速・高耐圧のＬＳＩが必要となっ
て、極めて高価なＬＳＩとなる。他の従来の方法として
は、パソコンの表示はテレビと異なり表現色が、例えば
４０９６色中１６色同時表示というように限定されてい
ることから、ディジタル化された表示データを入力する
ディジタル方式のデータ線駆動方式がある。「日立、カ
タログ、ＨＤ６６３１０（１９９０）参照」この方式は
、例えば１６階調表示の場合、１６レベルの階調レベル
信号を外部から入力し、４ビツトの表示データをデコー
ドして１６レベルの階調レベル信号から対応するレベル
を選択して、データ線を駆動する構成がとられている。

このようにディジタル回路を用いた構成であるので、表
示データの転送速度が高速になっても駆動回路の転送速
度に見合うまで複数系統の表示データを並列入力して並
列処理が簡単にできる。しかし、この構成をＬＳＩ化し
た場合、階調信号を入力するために、１６本と入力端子
数が増大し、さらに表示データがディジタル化されてい
るのでますますＬＳＩの端子数が増大して、ＬＳＩの実
装が困難になるという欠点がある。階調信号の入力端子
数は階調レベルをｎとすると２″となるので階調レベル
が増えれば増えるほど急激に増大する。このためますま
すＬＳＩの実装上の問題が大きくなる。

本発明の目的は１階調レベル信号の生成回路を工夫する
ことにより、外部端子数が少なく、また高速データ転送
を必要とするコンピュータ端末の液晶ディスプレイでも
容易に駆動できるアクティブマトリクス液晶ディスプレ
イの階調表示駆動回路を提供することにある。

〔課題を解決するための手段〕

本発明は上述の問題点を解決するため、繰り返し性のあ
る階調基準信号をサンプリングして電圧を保持するｎ個
のサンプルホールド回路を有して各サンプルホールド回
路により順次階調基準信号をサンプリングしてｎ個の階
調レベル信号を出力する階調レベル生成回路と、ｎビッ
トのディジタル表示データをデコードするデコーダ回路
と、該デコーダ回路の出力に応じて前記階調レベル信号
を選択してアクティブマトリクス液晶ディスプレイのデ
ータ線に出力するマルチプレクサ回路とを設けた構成と
している。

〔作用〕

本発明の作用については、次の実施例の説明中の、特に
第１図回路の動作説明において詳述する。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。第１
図は本発明の実施例を示す構成図である。

第１図では説明を簡単にするために、８階調を表示する
ための駆動回路で説明する。１ｏは階調レベル信号Ｖｌ
、Ｖ２．・・・・・・ｖ８を出力する階調レベル生成回
路であり、シフトレジスタ１１と８個のサンプルホール
ド回路１２，１３・・・・・・１９からなる。シフトレ
ジスタ１１は８個のレジスタＲ１〜Ｒ８を直列に接続し
た構成であり、クロック信号（ＣＬＫ２信号）によりス
タートパルス信号（ＳＰ信号）をレジスタＲ１から順次
Ｒ２・・・・・・Ｒ８へ転送する。各サンプルホールド
回路はアナログスイッチ１、電圧を保持するコンデンサ
２、アナログバッファ回路３からなる。サンプルホール
ド回路１２．１３・・・・・・１９のアナログスイッチ
１はそれぞれシフトレジスタ１１内のレジスタＲ１，Ｒ
２・・・・・・Ｒ８に接続され、レジスタの内容で０Ｎ
１０ＦＦ制御され、階調基準信号（Ｖｒｅｆ信号）をサ
ンプリングする。コンデンサ２はアナログスイッチがＯ
Ｎのとき、Ｖｒｅｆ信号より電荷がアナログスイッチ１
を介して供給される。アナログスイッチ１がＯＦＦにな
ると、サンプリング時のＶ　ｒｅｆ信号の電圧を保持す
る。アナログバッファ回路３はコンデンサ２に保持され
た信号を外部回路へ軛動するためのバッファ回路である
。

３０はｎ個のレジスタＳＲＩ、ＳＲ２・・・・・・ＳＲ
ｎを直列に接続したシフトレジスタであり、３ビツトの
ディジタル表示データＤｉ、Ｄ２．Ｄ３を表示データの
転送りロックであるＣＬＫＩ信号により、ＳＲＩから順
次ＳＲ２・・・・・・ＳＲｎに転送する。

４０はｎ個のラッチ回路ＬＡＴＩ、ＬＡＴ２・・・・・
・Ｌ　Ａ　Ｔ　ｎからなるラッチ回路群である。−走査
期間の表示データがシフトレジスタ３０に転送されると
、ロードパルス信号（ＬＰ信号）によりレジスタＳＲＩ
、ＳＲ２・・・・・・ＳＲｎのデータがそれぞれラッチ
回路ＬＡＴＩ、ＬＡＴ２・・・・・・ＬＡＴｎに一走査
期間毎に転送される。５０は階調レベル信号Ｖｌ、Ｖ２
・・・・・・■８から一つの信号を３ビツトの表示デー
タに基づいて選択する階調レベル選択回路であり、デコ
ーダ回路５１、マルチプレクサ回路５２からなる。階調
レベル選択回路５ｏはラッチ回路ＬＡＴＩ、ＬＡＴ２・
・・・・・ＬＡＴｎに対応して設けられる。デコーダ回
路５１はラッチ回路に保持されている３ビツトの表示デ
ータをデコードする。マルチプレクサ回路５２は８個の
アナログスイッチをワイヤドオアした構成であり、デコ
ーダ回路５１のデコード結果に基づいて８個の内−個の
アナログスイッチがＯＮし、対応した階調レベル信号を
選択する。６０はアナログバッファ回路であり、選択し
た階調レベル信号をアクティブマトリクス液晶ディスプ
レイのデータ線に出力する。

第２図は第１図の階調レベル生成回路１０の動作を詳細
に説明するタイミング図である。第２図を併用しながら
第１図の実施例の動作を説明する。

８クロック周期のＳＰ信号が第２図のように階調レベル
生成回路１０に入力されると、ＣＬＫ２信号に同期して
ＳＰ信号の内容が順次レジスタＲ１゜Ｒ２・・・・・・
Ｒ８へ転送され、各レジスタＲｉはＣＬＫ２信号の一周
期分のパルスを順次出力する。

ＳＰ信号は８クロック周期の繰り返し信号であるので、
各レジスタＲｉは８クロック周期で第２図のようなパル
スを出力する。階調基準信号Ｖｒｅｆ信号として第２図
に示す三角波を考える。レジスタＲ１がパルスを出力す
ると、サンプルホールド回路１２のアナログスイッチ１
がＯＮし、Ｖｒｅｆ信号線から電荷がコンデンサ２に供
給され、アナログスイッチ１がＯＦＦすると電荷がコン
デンサ２に保持される。

従って、アナログスイッチ１によるサンプリング時の電
圧ｖ１が保持され、アナログバッファ回路３を介して階
調レベル選択回路へ供給される。

以下レジスタＲ２〜Ｒ８が順次パルスを出力し、サンプ
ルホールド回路１３〜１９はＶｒｅｆ信号を順次サンプ
リングして階調レベル信号■２〜ｖ８を出力する。この
ような動作を８クロック周期毎に繰り返すことにより、
階調レベル生成回路１０はＶｒｅｆ信号の電圧値を均等
に分割して得られた８レベルの階調レベル信号を出方す
る。デコーダ回路５１は３ビツトの表示データをデコー
ドして、マルチプレクサ回路５２を駆動する。例えば、
表示データが“０１１　”だとするとデコーダ回路５１
の３番端子がＯＮＬ、対応するマルチプレクサ回路５２
のアナログスイッチだけがＯＮして階調レベル信号ｖ３
が選択される。この階調レベル信号ｖ３はアナログバッ
ファ回路６ｏにより液晶ディスプレイのデータ線に供給
される。

以下同様にして３ビツトの表示データに基づいて階調レ
ベル信号が階調レベル選択回路５ｏで選択される。液晶
を駆動するには極性の異なる信号を交互に印加する交流
駆動が必要になるが、この場合第２図の右側部に示すよ
うに負極性の三角波をＶ　ｒｅｆ信号端子に印加すれば
よい。第２図のタイミング例では、−走査期間（ＬＨ，
Ｈｓは水平同期信号）毎に階調レベル信号の正負極性が
反転する。しかしながら、アクティブマトリクス液晶デ
ィスプレイに用いられるＴＰＴの動作速度は遅く、また
データ線の配線容量、配線抵抗が大きいため、駆動回路
が画素に所定の電荷を供給するのに十数μｓオーダの時
間がかかる。このため、−走査期間の前半で階調レベル
信号を安定にすることが必要であり、ＳＰ倍信号Ｖ　ｒ
ａｆ信号の繰り返し周期は数μｓ以下とする必要がある
。

第３図は本発明の第２の実施例を示す構成図であり、前
述した第１図のＶ　ｒｅｆ信号、ＳＰ倍信号制限条件を
無くした構成図である。第３図では階調レベル生成回路
だけを示しており、他の回路は第１図の構成図と同一で
あるので、以下では説明を省くことにする。第４図は第
３図の階調レベル生成回路の動作を示すタイミング図で
ある。以下、第３図と第４図を用いて第２の実施例の構
成と動作を説明する。１０は階調レベル生成回路、１１
は第１図の実施例で説明したシフトレジスタである。１
２−１．１２−２・・・・・・１９−１．１９−２はサ
ンプルホールド回路であり、いずれもアナログスイッチ
１、コンデンサ２、アナログバッファ回路３から構成さ
れる。２０及び２１はアナログスイッチであり、２０と
２１でマルチプレクサ回路を構成し、各サンプルホール
ド回路に接続される。選択信号（ＦＲ倍信号がＯＮの時
は、サンプルホールド回路１２−１．１３−１１山１９
−１にホールドされた正極性の階調レベル信号（Ｖｉ）
が選択され、階調レベル信号線ｖｌ、■２山山ｖ８に出
力する。ＦＲ倍信号ＯＦＦの時は、サンプルホールド回
路１２−２．１３−２・・・・・・１９−２にホールド
された負極性の階調レベル信号（−Ｖｉ）が選択され、
階調レベル信号線Ｖｌ。

ｖ２・・・・・・ｖ８に出力する。２２及び２３はＡＮ
Ｄ回路であり、２２と２３でスイッチを構成している。

ＦＲ倍信号ＯＮの時は、サンプルホールド回路１２−２
．１３−２・・・・・・１９−２のアナログスイッチ１
はシフトレジスタ１１の各レジスタに接続されてＯＮ１
０　Ｆ　Ｆ制御され、Ｖ　ｒｅｆ信号をサンプリングす
る。他方のサンプルホールド回路１２−１．１３−１・
・・・・・１９−１はアナログスイッチ１がシフトレジ
スタ１１と切離されるので、ＦＲ（１１号がＯＦＦ時に
Ｖｒｅｆ信号をサンプリングした電圧を保持する。ＦＲ
倍信号ＯＦＦの時は、逆の動作を行い、サンプルホール
ド回１１２−１゜１３−１・・・・・・１９−１はＶｒ
ｅｆ信号をサンプリングし、サンプルホールド回路１２
−２．１３−２・・・・・・１９−２は電圧を保持する
。つぎに第４図を用いて、階調レベル信号ｖ５に着目し
て動作を説明する。Ｖ　ｒｅｆ信号として、−走査期間
で正負の極性を繰り返す三角波を考える。液晶の交流化
信号に相当するＦＲ倍信号ＯＮの時、サンプルホールド
回路１５−１はアナログスイッチ１がＯＦＦとなるので
、一つ前の走査期間で正極性のＶ　ｒｅｆ信号をサンプ
リングした電圧ｖ５を保持し、この電圧が階調レベル信
号ｖ５に出力される。またサンプルホールド回路１５−
２はアナログスイッチ１がシフトレジスタ１１の制御を
受けるのでサンプリング動作を行う。すなわち第２図で
説明したように所定のパルスを入力すると、負極性のＶ
ｒｅｆ信号をサンプリングし、電圧−ｖ５を保持する。

次の周期でＦＲ倍信号ＯＦＦになると、サンプルホール
ド回路１５−１と１５−２は第４図に示すように逆の動
作をし、階調レベル信号ｖ５は負極性の電圧−ｖ５を出
力する。以上説明したように、第３図の階調レベル生成
回路では、第１図の実施例と異なり一つ前の走査期間で
階調レベル選択回路５０へ出力する階調レベル信号が確
定する。

尚、本発明の実施例ではＶ　ｒｅｆ信号、ｓｐ倍信号び
ＣＬＫ２信号を外部から供給する構成としたが、発信器
等を用いて内部で発生させてもよいことは明白である。

また第２の実施例である第３図の構成では、同一構成の
サンプルホールド回路を２個用いて、一方のサンプルホ
ールド回路がサンプリングしている間、他方は電圧を保
持して階調レベル選択回路に階調レベル信号を出力する
構成とした。他の構成として、２個のコンデンサと４個
のアナログスイッチを設けて（例えば、ＮＥＣ電子デバ
イスのμＰＤ１６４００のデータシート）、一方のコン
デンサにＶ　ｒｅｆ信号を供給している間、他方のコン
デンサに保持している電圧をアナログバッファ回路を介
して階調レベル信号を出力しても同様の動作をする。ま
た第４図のタイミング図はＦＲ倍信号Ｖ　ｒｅｆ信号の
極性を水平走査期間毎に変える実施例であるが、これを
垂直走査期間で極性を変えても同様の動作をするのは明
白である。

〔発明の効果〕

以上の説明から明らかなように、本発明のディジタル表
示データによる階調表示駆動回路は、繰り返し性のある
階調基準信号をサンプリングして電圧を保持するｎ個の
サンプルホールド回路を有し、各サンプルホールド、回
路は順次階調基準信号をサンプリングしてｎ個の階調レ
ベル信号を出力する階調レベル生成回路を設け、ｎビッ
トのディジタル表示データをデコードするデコーダ回路
とマルチプレクサ回路とにより階調レベル信号を選択す
る構成としているので以下の利点がある。階調レベルが
増大しても階調レベル信号を供給する外部端子数は２の
ｎ乗で増えるのではなく階調基準信号、スタートパルス
信号及びクロック信号の僅か３本でよいので、外部端子
数が大幅に削減できる。さらに階調レベル生成回路はシ
フトレジ久り、アナログスイッチ、コンデンサ及びアナ
ログアンプから構成されるので、本発明にょる駆動回路
をＬＳＩ化するのは容易である。また外部端子数が少な
いので安価なＬＳＩとなり、ＬＳＩの実装も簡単になる
。他の利点は、表示データがディジタルであるので、表
示画素数が多く、高速なデータ転送速度を必要とする場
合にも、表示データを並列に複数系統入力させて並列処
理させることにより、容易に対応できる。このときのハ
ードウェア負担はシフトレジスタとラッチ回路群のロジ
ック回路であり、ＬＳＩ化しても僅がである。さらに他
の利点は、液晶の電圧透過特性に合わせてリニアな階調
表示特性を得るように電圧値を補正するいわゆるγ補正
を簡単に行えることにある。

この方法には二つの方法がある。第１の方法は階調基準
信号にγ補正を施した三角波を印加する方法である。第
２の方法は階調基準信号をサンプリングするクロックの
間隔をγ補正値に合わせて変える方法である。

【図面の簡単な説明】

第１図は本発明の第１の実施例の回路構成図、第２図は
第１図中の階調レベル生成回路の動作を示すタイミング
図、第３図は本発明の第２の実施例の回路構成図、第４
図は第３図回路の動作を示すタイミング図である。 〔符号の説明〕 １・・・アナログスイッチ ２・・・コンデンサ ３・・・アナログバッファ回路 １０・・・階調レベル生成回路 １１・・・シフトレジスタ １２〜１９・・・サンプルホールド回路２０．２１・・
・アナログスイッチ ３０・・・シフトレジスタ ４０・・・ラッチ回路群 ５０・・・階調レベル選択回路 ５１・・・デコーダ回路 ５２・・・マルチプレクサ回路 ６０・・・アナログバッファ回路 ￥２の実施例の構成図 第３図 ｖ２の１施伜１の夕信〉２゛図 第４ 図

Claims (1)

1. 【特許請求の範囲】 １、繰り返し性のある階調基準信号をサンプリングして
   電圧を保持するｎ個のサンプルホールド回路を有して各
   サンプルホールド回路により上記階調基準信号を順次サ
   ンプリングしてｎ個の階調レベル信号を出力する階調レ
   ベル生成回路と、ｎビットのディジタル表示データをデ
   コードするデコーダ回路と、該デコーダ回路の出力信号
   に応じて上記階調レベル信号を選択してアクティブマト
   リクス液晶ディスプレイのデータ線に出力するマルチプ
   レクサ回路とを備えたことを特徴とするアクティブマト
   リクス液晶ディスプレイの階調表示駆動回路。 ２、請求項１記載のサンプルホールド回路を一つの階調
   レベル信号に対して２系統設け、選択信号により一方の
   系統のサンプルホールド回路から階調レベル信号を出力
   している間、他方の系統のサンプルホールド回路は階調
   基準信号をサンプルホールドすることを特徴とするアク
   ティブマトリクス液晶ディスプレイの階調表示駆動回路
   。