JPH0398346A

JPH0398346A - セル同期回路

Info

Publication number: JPH0398346A
Application number: JP1236416A
Authority: JP
Inventors: Hideo Tatsuno; 秀雄龍野; Nobuyuki Tokura; 戸倉　信之
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1989-09-11
Filing date: 1989-09-11
Publication date: 1991-04-23
Anticipated expiration: 2012-03-19
Also published as: JP2592681B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はディジタル通信に利用する。特に、情報列にヘ
ッダが付加されたセルを情報単位として伝送する方式に
関する。さらに詳しくは、ＣＲＣ（ｃｙｃｌｉｃ　ｒｅ
ｄｕｎｄｕｎｃｙ　ｃｈｅｃｈ）　　ビットが付加され
たデータ列はＣＲＣ演算で割り切れることから、ヘッダ
にＣＲＣビットを付加して伝送し、受信側で、ＣＲＣ演
算により割り切れるデータ列を同期パターンとみなして
セル同期を確立するセル同期回路に関する。

本発明は、ＣＲＣ演算をパイプライン処理することによ
り、セル同期回路の高速動作を可能とし、しかも集積化
を容易にするものである。

〔従来の技術〕

受信信号の誤り検出および誤り訂正を行うため、情報゛
信号にＣＲＣビットを付加して伝送する方式が知られて
いる。

ＣＲＣビットは、情報信号を生成多項式で除算したとき
の剰余として与えられる。ｍビットのＣＲＣビットを得
るには、ｍ次の生成多項式を用いる。このＣＲＣビット
が付加されたデータ列は、同じ生戊多項式またはその多
項式を因数分解した多項式、例えばｍ次の生成多項式が
１次とｍ−１次の二つの生成多項式に分離できる場合の
ｍ−１次の生成多項式によるＣＲＣ演算（除算）によＤ
１全ビットが「０」　（割り切れる）性質がある。

第３図にＣＲＣビットの使用例を示す。この例は、情報
列にヘッダを付加したセルを伝送単位とする場合に、ヘ
ッダとして、宛先を示す信号とその信号から得られたＣ
ＲＣビットとを用いたものである。

セルを伝送する場合に、ヘッダとしてＣＲＣビットが付
加されたデータ列を用いると、これをセル同期に利用す
ることができる。すなわち、ヘッダ長をｎビットとする
とき、伝送路上でのビット誤りの発生がなければ、ＣＲ
Ｃビットを含む符号長ｎビットのデータ列をＣＲＣ演算
回路で割った余りが全ビット「０」となるので、このパ
ターンをセル同期パターンとみなしてセル同期をとる。

第４図はＣＲＣ演算回路の一例を示すブロック構戒図で
ある。ここでは、生成多項式が、ｘ８＋ｘ”　＋ｘ＋１のときの一般的な例を示す。この回路は、排他的論理和
回路３０と、フリップフロップＦ１〜Ｆ８とにより構或
され、フリップフロップＦ１〜Ｆ８は人力データのクロ
ックで動作する。

ここで、符号長ｎを４０ビットとする。最初にフリップ
フロップＦ１〜Ｆ８の内容をすべて「０」としておくと
、４０ビット長の符号の入力が完了したとき、フリップ
フロップＦ１〜Ｆ８に並んだデータがＣＲＣ演算の余り
となる。この余りが全ビット「０」となるものをセル同
期パターンとして用いる。

この方式では、通常、セル同期復帰時間を短くするため
に、１ビット即時シフト方式のセル同期回路が必要とな
る。すなわち、符号長ｎビットに対するＣＲＣ演算を人
力データ列のクロックで１クロック以内に実行すること
が必要である。このためには、上記の演算において、各
フリップフ口ップＦ１〜Ｆ８に最終的に残ったデータが
、４０ビット長の符号の各ビットに対するＣＲＣ演算の
累積値であることを利用する。すなわち、４０ビット長
の符号の各ビットをＤ１〜Ｄ４０で表すと、フリップフ
ロップＦ１〜Ｆ８に最終的に残るデータ２１〜Ｚ８は、・　・　（１）となる。ただし、「＋」は排他的論理和を表す第５図は
（１）式を利用した従来例セル同期回路のブロック構戒
図を示す。

このセル同期回路は、４０ビット長のシフトレジスタｌ
１排他的論理和回路網２、ラッチ回路３、論理和回路４
、論理積回路５、６、フレーム同期保護回路７、フレー
ムカウンタ８およびインバータ入力付の論理積回路９を
備える。シフトレジスク１には入力データ１００とこの
入力データ１００から抽出されたクロック２００　とが
人力される。また、同じクロック２００が、ラッチ回路
３と論理積回路９とに供給される。

シフトレジスタ１は、クロック２００によりデータをシ
フトさせる。

排他的論理和回路網２は、（１）式の演算を行い、デー
タＺＩ−Ｚ８を出力する。（１）式のＤ１〜Ｄ４ｏはシ
フトレジスタ１内の各フリップフロップＦｌ〜Ｆ４０の
出力に対応している。

フレーム同期保護回路７、は、例えばリセット計数形式
の回路により構或される。リセット計数形式の回路では
、連続して「１」が人力されると内部状態がセット状態
となり、その出力がフレーム同期はずれ状態を示す「１
」となる。また、連続して「０」が入力されると、内部
状態がリセット状態となり、その出力がフレーム同期状
態を示す「０」となる。

ここで、フレーム同期保護回路７の出力が「ｌ」である
として、このセル同期回路の同期復帰動作を説明する。

まず、シフトレジスタｌがクロックにより入力データを
シフトさせ、新しい４０個のデータを出力する。この出
力を排他的論理和回路網２でＣＲＣ演算し、得られたデ
ータＺ，〜Ｚ８をラッチ回路３に出力する。ラッチ回路
３は、次のクロックでデータ２１〜Ｚ８を取り込む。こ
れと同時に、シフトレジスタ１がデータをシフトさせ、
排他的論理和回路網２は新しい４０ビットに対してＣＲ
Ｃ演算を行う。

排他的論理和回路網２の入力データ、すなわちシフトレ
ジスク１の内容がＣＲＣビットを含む正しい４０ビット
長の符号である場合（ヘッダが入力された場合）、また
はそれと同一系列のデータ列である場合は、データＺＩ
〜Ｚ８がすべて「０」となる。しかし、それ以外のほと
んどの時間には、データ２１〜Ｚ８の少なくとも一つが
「１」となり、論理和回路４の出力が「１」となる。

フレームカウンタ８にフレームパルスが現れていないと
きには、論理積回路５の出力が「０」となるので、論理
積回路６の出力が「０」となり、論理積回路９の出力に
クロックが得られ、フレームカウンタ８が計数動作を続
ける。フレームカウンタ８の出力にフレームパルスが現
れると、論理積回路５の出力が「１」となるので、論理
積回路６、９によってフレームカウンタ８は、次の入力
クロックから論理和回路４の出力が「０」になるまで計
数動作を停止し、フレームパルスを出力している状態を
維持する。

シフトレジスタ１の内容がＣＲＣビットを含む正しい４
０ビット長の符号になると、次のクロックで論理和回路
４の出力が「０」となり、その時点でセル同期が復帰し
、その次のクロックによりフレームカウンタ８が計数動
作を開始する。以後、フレームパルス位置で論理和回路
４の出力が「０」となるので、フレーム同期保護回路７
には連続して「０」が入力され、フレーム同期保護回路
７かリセット状態に以降して同期状態となる。

この回路ではラッチ回路３を用いているが、排他的論理
和回路網２の出力を直接に論理和回路４に入力すること
もできる。

〔発明が解決しようとする課題〕

第５図に示した従来のセル同期回路が正常に動作するた
めには、シフトレジスタ１にクロックが入力されてから
データを出力するまでの遅延と、排他的論理和回路網２
による遅延との和が、ｌクロック未満でなければならな
い。また、ラッチ回路３を用いない場合には、上記の遅
延の和にさらに論理和回路４、論理積回路５、６による
遅延を加えた値が、１クロック未満でなければならない
。

しかし、排他的論理和回路網がＣＲＣ演算を一度に行う
ためには、信号を多段接続された排他的論理和回路に通
過させる必要がある。第５図に示した例では、信号が最
大で５段の排他的論理和回路を通過する。排他的論理和
回路１段あたりの遅９１０延時間は、シフトレジスタおよびラッチ回路の構或要素
であるフリップフロップの遅延時間と同等以上である。

したがって、このセル同期回路は高速動作に適していな
い。

ただし、排他的論理和回路網の中間にラッチ回路を設け
ることにより、第５図に示したセル同期回路を高速化す
ることも可能である。しかし、そのためにはハード量が
増加する。第５図に示した例では、シフトレジスタｌ１
排他的論理和回路網２およびラッチ回路３を合わせたハ
ード規模は、同一演算回路を用いるとして、排他的論理
和回路８９個、フリップフロップ４８個である。高速化
のため排他的論理積回蕗網２の４段目と５段目の排他的
論理和回路の間にラッチ回路を設けるには、フリップフ
ロップが１１個必要となる。さらに高速化するために３
段目と４段目の排他的論理和回路の間にラッチ回路を設
けるには、フリップフロップがさらに９個必要となる。

また、このような排他的論理和回路網は、接続構或が複
雑となるため、集積化する場合に配線設計が困難になる
欠点がある。

本発明は、以上の課題を解決し、高速動作が可能でしか
も集積化が容易なセル同期回路を提供することを目的と
する。

〔課題を解決するための手段〕

本発明のセル同期回路は、ＣＲＣ演算手段が、受信セル
のデータ列をその入力順に複数に分割し、それぞれにつ
いて並列にＣＲＣ演算し、その演算結果を上記人力順に
したがって処理して、データ列全体についての生成多項
式による剰余を求めることを特徴とする。

すなわち、並列処理するＣＲＣ部分演算手段をラッチ回
路を介して縦続接続し、ＣＲＣ演算をパイプライン処理
する。

本発明のセル同期回路は、ｍビットのＣＲＣビットを含
む符号長ｎビットのヘッダが情報列に付加されたセルを
単位として伝送し、受信側でＣＲＣビットによりヘッダ
内の信号の誤り検出および誤り訂正を行う伝送方式にお
いて、ＣＲＣビットを利用してセル同期を確立するため
に利用する。

１１１２ＣＲＣ部分演算手段はそれぞれ、送信側でＣ’ＲＣビッ
トを求めるために使用したｍ次の生成多項式、またはこ
のｍ次の生成多項式が１次とｍ−１次の生成多項式に分
離できる場合にはｍ−１次の生成多項式を用いてＣＲＣ
演算を行う。以下では、ＣＲＣ部分演算手段が用いる生
成多項式の次数を「ｍ′」で表す。

ここで、ＣＲＣ部分演算手段がそれぞれ処理するビット
数を並列処理数ｌで表し、この値が各ＣＲＣ部分演算手
段で同一であるとする。ただし、１≦Ｒ＜ｎである。さ
らに、ｎを１で割った商を〔ｎ／１〕、剰余をＲとする
。

受信セルのデータ列は、ｎがｌで割り切れる場合には［
ｎ／Ａ〕　（＃−１＞＋１、ｎがｌで割り切れない場合
には〔ｎ／ｊ！）（ｆ−１）＋Ｒの長さのシフトレジス
タに入力される。このシフトレジスタは上記データ列の
クロックで動作する。

このシフトレジスタの先頭から１〜ｌ段目の各出力につ
いてＣＲＣ部分演算し、そのｍ′ビットの出力をそれぞ
れ１段目のｍ′個のフリップフロップに上記クロックで
入力する。この１段目のｍ′個のフリップフロップの各
出力と、上記シフトレジスクの先頭からＩｌ〜２ｌ−１
段目の各出力とにより再びＣＲＣ並列部分演算し、その
ｍ′個の出力をそれぞれ２段目のｍ′個のフリップフロ
ツプに上記クロックで入力する。

同様に、上記シフトレジスタの先頭から［ｎ／Ｒ〕＜１
−１）　−ｊ！＋２　〜［ｎ／ｊｉ！’）　　（Ａ−１
）＋１段目の各出力と、Ｉ：ｎ／ｊ！〕−１段目のｍ′
個のフリップフロップとの各出力とによりＣＲＣ並列部
分演算し、そのｍ′個の出力をそれぞれ〔ｎ／１〕段目
のｍ′個のフリップフロップに上記クロックで入力する
。

ｎがｌで割り切れない場合にはさらに、シフトレジスタ
の先頭から（ｎ／Ａ〕　（ｊ！−１＞−１〜（ｎ／Ａ）
（Ａ−１）　十Ｒ段目の各出力と、〔ｎ／ｌ〕段目のｍ
′個のフリップフロップの各出力とによりＣＲＣ並列部
分演算し、そのｍ′個の出力をそれぞれＣｎ＃）＋１段
目のｍ′個のフリップフロップに上記クロックで人力す
る。

１３１４このようにして得られた最終段のｍ′個のフリップフロ
ップの出力について論理和をとり、この論理和と、上記
クロックで動作するフレームカウンタの出力（フレーム
パルス）との論理積をフレーム同期保護回路に入力する
。この論理積とフレーム同期保護回路の出力との論理積
が「１」の場合には、上記フレームカウンタの計数動作
を１クロックの間停止させる。

〔作　用〕

セル同期回路が動作するためには、並列処理を行う個々
のＣＲＣ部分演算手段の遅延が１クロック以内であれば
よい。また、並列処理数ｌを小さくすればＣＲＣ部分演
算手段の規模が小さくなり、遅延時間も短くなる。した
がって、セル同期回路の動作を高速化できる。さらに、
並列処理数を適当に選択することによって、所要の動作
速度のセル同期回路を実現できる。

また、並列処理数が同一であれば、ＣＲＣ部分演算手段
はすべて同一構威となる。このため、集積化における設
計が容易となる。

〔実施例〕

第１図は本発明第一実施例セル同期回路のブロック構或
図である。この例は、符号長ｎが４０ビット、ＣＲＣ演
算手段の生成多項式がｘ８＋ｘ２＋ｘ＋’ｌ、ＣＲＣ部
分演算手段の並列処理数が２０の場合を示す。

このセル同期回路は、ディジタル情報列にＣＲＣビット
を含むヘッダが付加された受信セルを人力とし、この受
信セルのデータ列について上記ＣＲＣビットを求めるた
めに使用したと同等の生成多項式による剰余を求めるＣ
ＲＣ演算手段として排他的論理和回路網１１、１３、１
４およびラッチ回路１２を備え、このＣＲＣ演算手段の
出力から上記データ列が上記生成多項式で割り切れたこ
とを検出してセル同期を確立する手段として、ラッチ回
路３、論理和回路４、論理積回路５、６、フレーム同期
保護回路７、フレームカウンタ８およびインバータ入力
付の論理積回路９を備える。

シフトレジスタｌには受信セルのデータ列が入力データ
１００として供給され、さらに、この入力１５１６データ１００から抽出されたクロック２００が入力され
る。また、同じクロック２００が、ラッチ回路３と論理
積回路９とに供給される。

ここで本実施例の特徴とするところは、ＣＲＣ演算手段
が、入力データ１００をその人カ順に複数に分割しそれ
ぞれについて並列に上記生成多項式による剰余を求める
複数のＣＲＣ部分演算手段として排他的論理和回路網１
１．．１３を備え、この複数のＣＲＣ部分演算手段の出
力を上記入力順にしたがって処理し上記データ列全体に
ついての上記生成多項式による剰余を求める手段として
、ラッチ回路１２および排他的論理和回路網１４を備え
たことにある。

並列処理によりＣＲＣ演算を行うための回路構或につい
ては、パラレル・スクランブリング・テクニークス・フ
ォー・ディジタル・マルチプレクサズ」、ＡＴ＆Ｔテク
ニカル・ジャーナル第６５巻、１９８６年９／ｌＯ月　
（”Ｐａｒａｌｌｅｌ　ｓｃｒａｍｂｌｉｎｇ　ｔｅｃ
ｈｎｉｑｕｅｓ　ｆｏｒ　ｄｉｇｉｔａｌ　ｍｕｌｔｉ
ｐｌｅｘｅｒｓ”，　ＡＴ＆Ｔ　ｔｅｃｈｎｉｃａｌ　
ｊｏｕｒｎａｌ，　ｓｅｐ，／ｏｃｔ，　　ｌ９３６，
　Ｖｏｌ，６５）に示された自己同期形スクランブラの
並列化手法と同様にして求めることができる。

この文献によれば、並列処理数が２０の場合の回路構戒
は、（２）式で与えられるマ｝ＩＪックスＴ．からＴｓ
”を求めることによって得られる。Ｔｓ”。

を（３）式に示す。

（以下本頁余白）ｌ７１８１９（２）式の四つの部分に分けられたマトリックスのうち
右下の部分は、第４図に示したＣＲＣ演算回路における
フリップフロップＦ１〜Ｐ８のそれぞれ次の状態を示す
。例えばマ｝　ＩＪックスＴ．の２１行目は、フリップ
フロップＦ２の次の状態が、入力データとフリップフロ
ップＦＢの内容との排他的論理和であることを示してい
る。

また、入力データをＤ１〜Ｄ２０で表すと、第２０列は
Ｄ１を、第１９列はＤ２を、第１列はＤ２０をそれぞれ
示している。

したがって、現在の状態におけるフリップフロップ１１
〜Ｆ８の内容をそれぞれＦ１〜Ｆａ　とすると、次の状
態におけるフリップフロップＦ１〜Ｆ８の内容Ｚ１〜Ｚ
８は、（３）式から、 −　　　（４）となる。ここで、「＋」は排他的論理和を表す。

第１図に示したセル同期回路の排他的論理和回路網１１
は、（４）式において、Ｆ　＋　＝　Ｆ　２　＝　Ｆ　
３　＝　Ｆ　４Ｆｓ　＝；Ｆ６　＝Ｆ”，＝Ｆｌｌ　＝
Ｏとし、Ｄ１〜Ｄ２。

をシフトレジスタ１の先頭から２０番目までのフリップ
フロップＦ１〜Ｆ２０の出力に対応させたもので２１ある。この排他論理和回路網１１の出力は、（４）式に
おけるＦ１〜Ｆ８の値に対応する。また、排他的論理和
回路網１３は、その人力データが１９ビットシフトして
いるだけで、その回路構或は排他的論理和回路網１ｌと
同一である。この排他的論理和回路網１３の出力は、（
４）式におけるＤ１〜Ｄ２０の項に対応する。排他的論
理和回路網１４は、排他的論理和回路網１ｌ、１３の出
力から（４）式のＺ１〜Ｚ８の値を求め、ラッチ回路３
に出力する。

符号長が４０ビットなので、ＣＲＣ演算については、連
続した４０ビットの入力データについて行う必要がある
。本実施例では、排他的論理和回路網１１、１３でそれ
ぞれ２０ビットずつの演算を行い、その結果を排他的論
理和回路網１４で処理する。

すなわち、排他的論理和回路網１１は、シフトレジスタ
１の先頭のフリップフロップＦ１から２０番目のフリッ
プフロップＦ２０のそれぞれの出力に対してＣＲＣ部分
演算を行い、その結果をラッチ回路１２に人力する。こ
のとき、フリップフロップＦ２１〜Ｆ３９のデータがフ
リップフロップＦ２０〜Ｆ３８　にｌビットずつシフト
し、フリップフロップＦ３９　には新しいデータが入力
される。排他的論理和回路網１３は、新しいデータが入
力された時点で、フリップフロップＦ２０〜Ｆ３９のデ
ータについて、ＣＲＣ部分演算を行う。排他的論理和回
路網１ｌと■３との入力データ位置の距離は、２０ビッ
トではな＜１９ビットである。

排他的論理和回路網１１、１３は、クロック毎に新しい
入力データに対してＣＲＣ部分演算を行う。

ただし、データ側を基準にすれば、排他的論理和回路網
１ｌの動作は排他的論理和回路網１３の動作に対して１
クロック先行している。排他的論理和回路網１ｌの出力
をラッチ回路１２に蓄えることにより、双方のタイミン
グが一致する。排他的論理和回路網１４は、ラッチ回路
１２の出力と、排他的論理和回路網１３の出力とから、
データ列全体に対するＣＲＣ演算の剰余を求め、その結
果をラッチ回路３に出力する。これによりラッチ回路３
には、クロック毎にＣＲＣ演算の剰余が得られる。

ラッチ回路３、論理和回路４、論理積回路５、２３２４６、フレーム同期保護回路７、フレームカウンタ８およ
び論理積回路９の動作は第５図に示した従来例と同じで
ある。

この実施例において、ラッチ回路３を省略することもで
きるが、その場合には信号の遅延時間が増加する。

この実施例における排他的論理和回路網１１、１３およ
び１４の最大遅延時間は排他的論理和回路の段数で４段
分である。しかも、シフトレジスタ１、ラッチ回路３、
１２、排他的論理和回路網１１、１３および１４の全て
のハード量は、排他的論理和回路８８個、フリップフロ
ップ５５個であり、第５図に示した従来例において、高
速化のために排他的論理和回路網の４段目と５段目の排
他的論理和回路の間にラッチ回路を設けた場合に比較し
てもハード量が少ない。

また、本実施例のセル同期回路は、排他的論理和回路網
１１　１３が同一構或となり、ＬＳＩ設計が容易である
。さらに、一つの排他的論理和回路網の規模が小さいた
め、配線の交差が少なくなり、配線層間の接続が減るの
で、ＬＳＩの配線設計が容易となる。

第２図は本発明第二実施例セル同期回路のブロック構或
図を示す。

この実施例は、符号長ｎが４０ビット、ＣＲＣ演算手段
の生成多項式がｘ８．＋ｘ２＋ｘ＋ｌ、ＣＲＣ部分演算
手段の並列処理数が８の場合を示す。

この実施例は、ＣＲＣ部分演算手段として、排他的論理
和回路網２２、２４、２６および２８が、それぞれラッ
チ回路２３、２５および２７を介して縦続接続されたこ
とを特徴とする。排他的論理和回路網２２の人力には、
ラッチ回路２１が設けられる。

この実施例の回路構或は、第一実施例と同様に、マトリ
ックスＴ５からＴｓ８を求めることによって得られる。

本実施例の動作は、ＣＲＣ部分演算の個数が増加し、Ｃ
ＲＣ演算のパイプライン処理の段数が増加しただけで、
第一実施例と同等とである。

本実施例に必要なハード量は第一実施例に比較して増加
するが、ＣＲＣ部分演算の最大遅延量は、２５２６排他的論理和回路３段分となる。したがって、高速動作
に適している。また、排他的論理和回路網２２、２４、
２６および２８は同一回路構戒の繰り返しとなっている
ため、ＬＳＩ設計が容易になる。

なお、符号長が４０ビット、ＣＲＣ演算の生成多項式が
ｘ’　＋ｘ’　＋ｘ＋１の同一条件では、ＣＲＣ部分演
算の並列処理数が１０の場合の構威でも、ＣＲＣ部分演
算における最大遅延は排他的論理和回路３段分となる。

この場合のハード量は、排他的論理和回路８３個、フリ
ップフロップ６９個である。

従来例において同一動作速度を与える条件となるのは、
排他論理回路網の３段目と４段目の排他的論理和回路の
間にラッチ回路を設けた場合であるが、その場合に比較
してハード量が少ない。

以上の説明では、符号長ｎが４０、生成多項式がｘ８＋
ｘ２＋ｘ＋１、符号長ｎが並列処理数ｌで割り切れる場
合について説明したが、符号長が他の値・、他の生成多
項式、ｎがｌで割り切れない場合でも本発明を実施でき
る。

また、以上の実施例では、ｍ＝８次の生成多項式による
除算の剰余であるｍビットのＣＲＣビットを含む符号長
ｎ−４０ビットのデータ列に対して、セル同期回路では
ｍ次の生成多項式を用いてＣＲＣ演算を行った例を示し
た。しかし、送信側のｍ次の生成多項式が１次とｍ−１
次とに分離できる場合には、セル同期回路はｍ−１次の
生成多項式に基づいてＣＲＣ演算を行っても、本発明を
同様に実施できる。例えば生成多項式ｘ８＋ｘ２＋ｘ＋
１は、　（ｘ＋ｌ）　　（ｘ’　＋ｘ６＋ｘ５＋ｘ’　
＋ｘ’＋ｌ）と分解できるので、セル同期回路では、生
成多項式ｘ’　＋ｘ６＋ｘ５＋ｘ’　＋ｘ２＋ｌを用い
てＣＲＣ演算を行ってもよい。

〔発明の効果〕

以上説明したように、本発明のセル同期回路は、並列処
理によりＣＲＣ部分演算を行う排他的論理和回路網をラ
ッチ回路を介して縦続接続し、ＣＲＣ演算をパイプライ
ン形式で実現する。したがって、並列処理数を適当に選
択することにより、１ビット即時シフト形でありながら
、所望の動作速度のセル同期回路を実現でき、設計の自
由度が増２７２８大する効果がある。

また、ＬＳＩ化する場合には、それぞれＣＲＣ部分演算
を行う複数の排他的論理和網が同一構或となるため、Ｌ
ＳＩの設計が容易となる効果がある。

さらに、ＣＲＣ部分演算を行う個々の回路のハード規模
が小さくなるため、配線間の交差が少なくなり、ＬＣＩ
の配線設計が容易となる効果がある。

１・・・シフトレジスク、２、１１、１３、１４、２２
、２４、２６、２８・・・排他的論理和回路網、３、１
２、２１、２３、２５、２７・・・ラッチ回路、４・・
・論理和回路、５、６、９・・・論理積回路、７・・・
フレーム同期保護回路、８・・・フレームカウンタ、３
０・・・排他的論理和回路、Ｆ１〜Ｆ４０・・・フリッ
プフロップ。

【図面の簡単な説明】

第１図は本発明第一実施例セル同期回路のブロック構戊
図。第２図は本発明第二実施例セル同期回路のブロル構或図
。第３図はヘッダ内にＣＲＣビットが付加されたセルの構
或を示す図。第４図はＣＲＣ演算回路の一例を示すブロック構威図。第５図は従来例セル同期回路のブロック構或図。２９３０特開平３９８３４６（１１）

Claims

【特許請求の範囲】１、ディジタル情報列にＣＲＣビットを含むヘッダが付
加された受信セルを入力とし、この受信セルのデータ列について上記ＣＲＣビットを求
めるために使用したと同等の生成多項式による剰余を求
めるＣＲＣ演算手段と、このＣＲＣ演算手段の出力から上記データ列が上記生成
多項式で割り切れたことを検出してセル同期を確立する
手段とを備えたセル同期回路において、上記ＣＲＣ演算手段は、上記データ列をその入力順に複数に分割し、それぞれに
ついて並列に上記生成多項式による剰余を求める複数の
ＣＲＣ部分演算手段と、この複数のＣＲＣ部分演算手段の出力を上記入力順にし
たがって処理し、上記データ列全体についての上記生成
多項式による剰余を求める手段とを含むことを特徴とするセル同期回路。