JP2000004169A - Ｃｒｃ演算方法及びｃｒｃ演算回路 - Google Patents
Ｃｒｃ演算方法及びｃｒｃ演算回路Info
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Abstract
(57)【要約】
【課題】 １クロックサイクルで巡回冗長検査の演算を
完了し、巡回冗長検査の演算の高速化を図ること。 【解決手段】 第３ＸＮＯＲ出力信号の各ビットをＣＲ
Ｃ符号の最上位ビットを含む上位第４ビットとしてレジ
スタの入力段に入力し、第２ＸＮＯＲ出力信号の最下位
ビットを含む下位３ビットをＣＲＣ符号の第４ビット乃
至第６ビットとしてレジスタの入力段に入力し、第４Ｘ
ＮＯＲ出力信号の各ビットをＣＲＣ符号の第７ビット乃
至第１０ビットとしてレジスタの入力段に入力し、第２
ＸＯＲ出力信号の各ビットをＣＲＣ符号の最下位ビット
を含む下位４ビットとしてレジスタの入力段に入力する
ように構成されているＣＲＣ演算回路。
完了し、巡回冗長検査の演算の高速化を図ること。 【解決手段】 第３ＸＮＯＲ出力信号の各ビットをＣＲ
Ｃ符号の最上位ビットを含む上位第４ビットとしてレジ
スタの入力段に入力し、第２ＸＮＯＲ出力信号の最下位
ビットを含む下位３ビットをＣＲＣ符号の第４ビット乃
至第６ビットとしてレジスタの入力段に入力し、第４Ｘ
ＮＯＲ出力信号の各ビットをＣＲＣ符号の第７ビット乃
至第１０ビットとしてレジスタの入力段に入力し、第２
ＸＯＲ出力信号の各ビットをＣＲＣ符号の最下位ビット
を含む下位４ビットとしてレジスタの入力段に入力する
ように構成されているＣＲＣ演算回路。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル・デー
タが通信あるいはデータ処理を経由して、誤りが生じた
か否かを検出する符号誤り検出装置に関し、特に、ディ
ジタル通信方式における受信データの誤り検出および訂
正処理を行うためのＣＲＣ（ＣｙｃｌｉｃＲｅｄｕｎｄ
ａｎｃｙ Ｃｈｅｃｋ；巡回冗長性検査）符号を生成す
るＣＲＣ演算方法及びＣＲＣ演算回路に関する。
タが通信あるいはデータ処理を経由して、誤りが生じた
か否かを検出する符号誤り検出装置に関し、特に、ディ
ジタル通信方式における受信データの誤り検出および訂
正処理を行うためのＣＲＣ（ＣｙｃｌｉｃＲｅｄｕｎｄ
ａｎｃｙ Ｃｈｅｃｋ；巡回冗長性検査）符号を生成す
るＣＲＣ演算方法及びＣＲＣ演算回路に関する。
【０００２】このようなＣＲＣ演算方法及びＣＲＣ演算
回路は、ディジタル・データが通信あるいはデータ処理
を経由して、誤りが生じたか否かを検出する巡回冗長性
検査符号の算出する演算機能を搭載するＬＳＩに利用す
る。また本発明は、ＩＴＵ−Ｔ（Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ Ｕｎｉ
ｏｎ−Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｅｃｔ
ｏｒ 旧ＣＣＩＴＴ（国際電信電話諮問委員会））勧告
に記載されているＣＲＣ符号算出の生成多項式Ｇ（ｘ）
＝Ｘ16＋Ｘ12＋Ｘ5＋１を演算する機能を搭載するＬＳ
Ｉ回路に利用できる。
回路は、ディジタル・データが通信あるいはデータ処理
を経由して、誤りが生じたか否かを検出する巡回冗長性
検査符号の算出する演算機能を搭載するＬＳＩに利用す
る。また本発明は、ＩＴＵ−Ｔ（Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ Ｕｎｉ
ｏｎ−Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｅｃｔ
ｏｒ 旧ＣＣＩＴＴ（国際電信電話諮問委員会））勧告
に記載されているＣＲＣ符号算出の生成多項式Ｇ（ｘ）
＝Ｘ16＋Ｘ12＋Ｘ5＋１を演算する機能を搭載するＬＳ
Ｉ回路に利用できる。
【０００３】
【従来の技術】通信の高速化に伴い、エラー検出に係わ
るＣＲＣ演算部分の高速化要求が厳しくなってきてい
る。
るＣＲＣ演算部分の高速化要求が厳しくなってきてい
る。
【０００４】このようなＣＲＣ演算部分の高速化要求に
応えることを目指した従来この種のＣＲＣ演算回路とし
ては、例えば、特開平６−３７７３７号公報に示すよう
なものがある（以下、第１従来技術と呼ぶ）。
応えることを目指した従来この種のＣＲＣ演算回路とし
ては、例えば、特開平６−３７７３７号公報に示すよう
なものがある（以下、第１従来技術と呼ぶ）。
【０００５】図３は、第１従来技術のＣＲＣ演算回路を
説明するための回路図である。
説明するための回路図である。
【０００６】すなわち、第１従来技術のＣＲＣ演算回路
は、第１から第ｎまでの保持回路の各間をそれぞれ対応
する第１から第ｎ−１までの排他的論理和回路を介し接
続したｎ次生成多項式のＣＲＣ演算の結果を保持するｎ
段の保持回路と、ｎ段保持回路の第１からの第ｎの保持
回路出力の内から生成多項式の第１から第ｎの係数入力
信号に従い再帰符号信号を１つ選択し出力する再帰符号
選択回路と、ＣＲＣ演算対象となる入力２進信号と再帰
符号信号との排他的論理和をとりその出力信号をｎ段保
持回路の第１の保持回路に入力する第ｎの排他的論理和
回路と、第ｎの排他的論理和回路の出力信号と第１から
第ｎ−１のの係数入力信号とのそれぞれの論理和をとり
この出力信号をそれぞれ対応する第１から第ｎ−１の排
他的論理和回路に入力する第１から第ｎ−１の論理和回
路とを備えている。このような構成のＣＲＣ演算回路で
は、生成多項式の係数を任意に設定可能とすることによ
り、生成多項式の切替が必要とされる場合に、必要とさ
れる生成多項式の種類だけＣＲＣ演算回路を用意する必
要は無く、本ＣＲＣ演算回路は一つで済むので、回路規
模を小さくできるという効果があることが記載されてい
る。また、必要とされる生成多項式の係数に変更が生じ
た際にも、設定を変えるだけで済むので、変更が容易に
できるという効果があることが記載されている。
は、第１から第ｎまでの保持回路の各間をそれぞれ対応
する第１から第ｎ−１までの排他的論理和回路を介し接
続したｎ次生成多項式のＣＲＣ演算の結果を保持するｎ
段の保持回路と、ｎ段保持回路の第１からの第ｎの保持
回路出力の内から生成多項式の第１から第ｎの係数入力
信号に従い再帰符号信号を１つ選択し出力する再帰符号
選択回路と、ＣＲＣ演算対象となる入力２進信号と再帰
符号信号との排他的論理和をとりその出力信号をｎ段保
持回路の第１の保持回路に入力する第ｎの排他的論理和
回路と、第ｎの排他的論理和回路の出力信号と第１から
第ｎ−１のの係数入力信号とのそれぞれの論理和をとり
この出力信号をそれぞれ対応する第１から第ｎ−１の排
他的論理和回路に入力する第１から第ｎ−１の論理和回
路とを備えている。このような構成のＣＲＣ演算回路で
は、生成多項式の係数を任意に設定可能とすることによ
り、生成多項式の切替が必要とされる場合に、必要とさ
れる生成多項式の種類だけＣＲＣ演算回路を用意する必
要は無く、本ＣＲＣ演算回路は一つで済むので、回路規
模を小さくできるという効果があることが記載されてい
る。また、必要とされる生成多項式の係数に変更が生じ
た際にも、設定を変えるだけで済むので、変更が容易に
できるという効果があることが記載されている。
【０００７】また従来この種のＣＲＣ演算回路として
は、例えば、特開平９−６９８３６号公報に示すような
ものがある（以下、第２従来技術と呼ぶ）。
は、例えば、特開平９−６９８３６号公報に示すような
ものがある（以下、第２従来技術と呼ぶ）。
【０００８】図４は、第２従来技術のＣＲＣ演算回路を
説明するための回路図である。
説明するための回路図である。
【０００９】すなわち、第２従来技術のＣＲＣ演算回路
は、あらかじめ定められた並列度で並列入力される情報
データをあらかじめ定められた生成多項式を用いて除算
して、その剰余を求めることにより、情報データに対す
る誤り検出用冗長符号であるＣＲＣ符号を生成するＣＲ
Ｃ符号生成回路であって、情報データのビット数を並列
度で除算して得られる剰余を並列度から減算して得られ
た値と同数の「０」を付加した情報データに対し、ＣＲ
Ｃ符号のビット数から情報データに付加した「０」の数
を減算して得られた値について生成多項式の周期による
モジュロ演算を行った結果得られた値を次数とする単項
式を乗算した後、生成多項式を用いた除算を行う演算手
段と、この演算手段での除算による剰余を情報データに
対するＣＲＣ符号として出力する出力手段とを具備して
いる。
は、あらかじめ定められた並列度で並列入力される情報
データをあらかじめ定められた生成多項式を用いて除算
して、その剰余を求めることにより、情報データに対す
る誤り検出用冗長符号であるＣＲＣ符号を生成するＣＲ
Ｃ符号生成回路であって、情報データのビット数を並列
度で除算して得られる剰余を並列度から減算して得られ
た値と同数の「０」を付加した情報データに対し、ＣＲ
Ｃ符号のビット数から情報データに付加した「０」の数
を減算して得られた値について生成多項式の周期による
モジュロ演算を行った結果得られた値を次数とする単項
式を乗算した後、生成多項式を用いた除算を行う演算手
段と、この演算手段での除算による剰余を情報データに
対するＣＲＣ符号として出力する出力手段とを具備して
いる。
【００１０】このような構成のＣＲＣ演算回路では、情
報データのビット数がＣＲＣ演算の並列度で割り切れな
い場合でも効率的なＣＲＣ符号生成回路を実現できるこ
とが記載されている。すなわち、回路への情報入力の並
列度を変更せずに、また、従来の遅延の少ないＣＲＣ生
成方法と同等の構成を形成できることによって、情報デ
ータのビット数が並列度の倍数である場合の従来の回路
構成と比較して、回路規模を増やすことなく、また遅延
もなるべく少ない方法でＣＲＣ符号の生成が可能となる
ことが記載されている。
報データのビット数がＣＲＣ演算の並列度で割り切れな
い場合でも効率的なＣＲＣ符号生成回路を実現できるこ
とが記載されている。すなわち、回路への情報入力の並
列度を変更せずに、また、従来の遅延の少ないＣＲＣ生
成方法と同等の構成を形成できることによって、情報デ
ータのビット数が並列度の倍数である場合の従来の回路
構成と比較して、回路規模を増やすことなく、また遅延
もなるべく少ない方法でＣＲＣ符号の生成が可能となる
ことが記載されている。
【００１１】また従来この種のＣＲＣ演算回路として
は、例えば、特開平６−２２４７８３号公報に示すよう
なものがある（以下、第３従来技術と呼ぶ）。
は、例えば、特開平６−２２４７８３号公報に示すよう
なものがある（以下、第３従来技術と呼ぶ）。
【００１２】図５は、第３従来技術のＣＲＣ演算回路を
説明するための回路図である。
説明するための回路図である。
【００１３】すなわち、第３従来技術のＣＲＣ演算回路
は、ｎビットの汎用レジスタを備えるコンピュータを用
いてｍ（ｍ≦ｎ／２なる整数）次の生成多項式Ｇ（ｘ）
による予め定めた数のデータの巡回符号化処理および巡
回冗長符号チェック（ＣＲＣ）処理を行なうＣＲＣ演算
回路において、 ２n個の各々のデータを生成多項式で除
算した剰余データから生成される２n 個の剰余テーブ
ルを格納した剰余テーブル記憶手段と、 剰余テーブル
の参照アドレスを生成する参照アドレス生成手段と、
参照アドレスに対応する剰余テーブルを読出す剰余テー
ブル読出手段と、 参照アドレス生成手段と剰余テーブ
ル読出手段とを予め定めた回数分反復する反復手段とを
備えている。
は、ｎビットの汎用レジスタを備えるコンピュータを用
いてｍ（ｍ≦ｎ／２なる整数）次の生成多項式Ｇ（ｘ）
による予め定めた数のデータの巡回符号化処理および巡
回冗長符号チェック（ＣＲＣ）処理を行なうＣＲＣ演算
回路において、 ２n個の各々のデータを生成多項式で除
算した剰余データから生成される２n 個の剰余テーブ
ルを格納した剰余テーブル記憶手段と、 剰余テーブル
の参照アドレスを生成する参照アドレス生成手段と、
参照アドレスに対応する剰余テーブルを読出す剰余テー
ブル読出手段と、 参照アドレス生成手段と剰余テーブ
ル読出手段とを予め定めた回数分反復する反復手段とを
備えている。
【００１４】ここで剰余テーブルが、 ２n 個の各々の
データ｛Ｄn ｝（｛Ｄn ｝＝｛ｄ 0，…，ｄn-1 ｝、
ｄi （ｉは０≦ｉ≦ｎ−１なる整数）は０または１、
Ｋは０≦Ｋ≦２n なる整数) に対してｎ／２−ｍ＝０
の場合は、データ｛Ｄn ｝より導出される式１のデー
タ多項式Ｄ（ｘ）を生成多項式Ｇ（ｘ）でモジュロ２の
除算により生成される１個が１／２ビットの２n 個の
剰余データから成り、 データ｛Ｄn ｝に対してｎ／２
−ｍ〉０の場合は、（ｎ／２＋ｍ）ビット目からの式２
のデータ多項式Ｄａ（Ｘ）を生成多項式Ｇ（ｘ）でモジ
ュロ２除算結果の剰余データ｛ｒ0，…，ｒm-1 ｝にデ
ータ｛ｄ0，…，ｄn/2-m+1 ｝を付加して生成される１
個が１ビットの２n個のデータ｛ｄ0，…，ｄn/2-m+1，
ｒ0，…，ｒ m-1 ｝からなっている。また 参照アドレ
ス生成手段が、 予め定めた数のデータの先頭からｎビ
ットの第１のデータにより第１の参照アドレスを生成
し、 第１の参照アドレスの生成時に読出した第１の剰
余テーブルの上位Ｎ／２ビットのデータと、第１のデー
タの下位ｗ／２ビットのデータとを接続することにより
第２の参照アドレスを生成することが記載されている。
データ｛Ｄn ｝（｛Ｄn ｝＝｛ｄ 0，…，ｄn-1 ｝、
ｄi （ｉは０≦ｉ≦ｎ−１なる整数）は０または１、
Ｋは０≦Ｋ≦２n なる整数) に対してｎ／２−ｍ＝０
の場合は、データ｛Ｄn ｝より導出される式１のデー
タ多項式Ｄ（ｘ）を生成多項式Ｇ（ｘ）でモジュロ２の
除算により生成される１個が１／２ビットの２n 個の
剰余データから成り、 データ｛Ｄn ｝に対してｎ／２
−ｍ〉０の場合は、（ｎ／２＋ｍ）ビット目からの式２
のデータ多項式Ｄａ（Ｘ）を生成多項式Ｇ（ｘ）でモジ
ュロ２除算結果の剰余データ｛ｒ0，…，ｒm-1 ｝にデ
ータ｛ｄ0，…，ｄn/2-m+1 ｝を付加して生成される１
個が１ビットの２n個のデータ｛ｄ0，…，ｄn/2-m+1，
ｒ0，…，ｒ m-1 ｝からなっている。また 参照アドレ
ス生成手段が、 予め定めた数のデータの先頭からｎビ
ットの第１のデータにより第１の参照アドレスを生成
し、 第１の参照アドレスの生成時に読出した第１の剰
余テーブルの上位Ｎ／２ビットのデータと、第１のデー
タの下位ｗ／２ビットのデータとを接続することにより
第２の参照アドレスを生成することが記載されている。
【００１５】このような構成のＣＲＣ演算回路では、予
め２n 個の上位テーブルを格納した剰余テーブル記憶
手段を備えることにより、ｎ／２ビット毎のシフトおよ
び合成処理が可能となるので、巡回符号化処理およびＣ
ＲＣ処理が短縮され、コンピュータを通信プロトコルの
制御等の他の処理に有効活用できるという効果がある。
また、処理時間短縮のための高速なコンピュータが不要
となるためコストが低減できるという効果があることが
記載されている。
め２n 個の上位テーブルを格納した剰余テーブル記憶
手段を備えることにより、ｎ／２ビット毎のシフトおよ
び合成処理が可能となるので、巡回符号化処理およびＣ
ＲＣ処理が短縮され、コンピュータを通信プロトコルの
制御等の他の処理に有効活用できるという効果がある。
また、処理時間短縮のための高速なコンピュータが不要
となるためコストが低減できるという効果があることが
記載されている。
【００１６】また従来この種のＣＲＣ演算回路として
は、例えば、特開平６−３１１０４９号公報に示すよう
なものがある（以下、第４従来技術と呼ぶ）。
は、例えば、特開平６−３１１０４９号公報に示すよう
なものがある（以下、第４従来技術と呼ぶ）。
【００１７】図６は、第４従来技術のＣＲＣ演算回路を
説明するための回路図である。
説明するための回路図である。
【００１８】すなわち、第４従来技術のＣＲＣ演算回路
は、被演算データを４ビット毎に並列に入力する４個の
Ｄ形フリップフロップと、各出力がＣＲＣ符号出力に接
続された１６個のＤ形フリップフロップ（Ｘ０〜Ｘ１
５）と、この１６個のＤ形フリップフロップの上位４桁
（Ｘ１２〜Ｘ１５）の出力と４個のＤ形フリップフロッ
プ（Ｄ０〜Ｄ３）の出力との排他的論理和（Ｗ，Ｘ，
Ｙ，Ｚ）を演算する第１の排他的論理和回路と、１６個
のＤ形フリップフロップのつづく上位４桁（Ｘ８〜Ｘ１
４）の出力と第１の排他的論理和回路の出力（Ｗ，Ｘ，
Ｙ，Ｚ）との排他的論理和（ａ，ｂ，ｃ，ｄ）を演算す
る第２の排他的論理和回路と、１６個のＤ形フリップフ
ロップの最下位桁を除く下位４桁（Ｘ１〜Ｘ４）の出力
と第１の排他的論理和回路の出力（Ｗ，Ｘ，Ｙ，Ｚ）と
の排他的論理和（ｅ，ｆ，ｇ，ｈ）を演算する第３の排
他的論理和回路とを備え、１６個のＤ形フリップフロッ
プ（Ｘ０〜Ｘ１５）の入力には、下位から順に、Ｘ０〜
Ｘ３に第１の排他的論理和回路の出力（Ｗ，Ｘ，Ｙ，
Ｚ）が、Ｘ４にＸ０の出力が、Ｘ５〜Ｘ８に第３の排他
的論理和回路の出力（ｈ，ｇ，ｆ，ｅ）が、Ｘ９〜Ｘ１
１にＸ５〜Ｘ７の出力が、Ｘ１２〜Ｘ１５に第２の排他
的論理和回路の出力（ａ，ｂ，ｃ，ｄ）がそれぞれ接続
された回路構成となっている。
は、被演算データを４ビット毎に並列に入力する４個の
Ｄ形フリップフロップと、各出力がＣＲＣ符号出力に接
続された１６個のＤ形フリップフロップ（Ｘ０〜Ｘ１
５）と、この１６個のＤ形フリップフロップの上位４桁
（Ｘ１２〜Ｘ１５）の出力と４個のＤ形フリップフロッ
プ（Ｄ０〜Ｄ３）の出力との排他的論理和（Ｗ，Ｘ，
Ｙ，Ｚ）を演算する第１の排他的論理和回路と、１６個
のＤ形フリップフロップのつづく上位４桁（Ｘ８〜Ｘ１
４）の出力と第１の排他的論理和回路の出力（Ｗ，Ｘ，
Ｙ，Ｚ）との排他的論理和（ａ，ｂ，ｃ，ｄ）を演算す
る第２の排他的論理和回路と、１６個のＤ形フリップフ
ロップの最下位桁を除く下位４桁（Ｘ１〜Ｘ４）の出力
と第１の排他的論理和回路の出力（Ｗ，Ｘ，Ｙ，Ｚ）と
の排他的論理和（ｅ，ｆ，ｇ，ｈ）を演算する第３の排
他的論理和回路とを備え、１６個のＤ形フリップフロッ
プ（Ｘ０〜Ｘ１５）の入力には、下位から順に、Ｘ０〜
Ｘ３に第１の排他的論理和回路の出力（Ｗ，Ｘ，Ｙ，
Ｚ）が、Ｘ４にＸ０の出力が、Ｘ５〜Ｘ８に第３の排他
的論理和回路の出力（ｈ，ｇ，ｆ，ｅ）が、Ｘ９〜Ｘ１
１にＸ５〜Ｘ７の出力が、Ｘ１２〜Ｘ１５に第２の排他
的論理和回路の出力（ａ，ｂ，ｃ，ｄ）がそれぞれ接続
された回路構成となっている。
【００１９】第４従来技術のＣＲＣ演算回路では、対象
データ取込回路が被演算データを４ビット毎に並列に入
力し、第１の排他的論理和回路がＣＲＣ符号出力回路の
ＣＲＣ符号出力に接続された１６個のＤ形フリップフロ
ップＸ０〜Ｘ１５の上位４桁Ｘ１２〜Ｘ１５の出力と対
象データ取込回路の４個のＤ形フリップフロップの出力
との排他的論理和Ｗ，Ｘ，Ｙ，Ｚを演算する。次いで、
第２の排他的論理和回路が１６個のＤ形フリップフロッ
プＸ０〜Ｘ１５のつづく上位４桁Ｘ８〜Ｘ１４の出力と
第１の排他的論理和回路の出力Ｗ，Ｘ，Ｙ，Ｚとの排他
的論理和ａ，ｂ，ｃ，ｄを演算するとともに、第３の排
他的論理和回路が１６個のＤ形フリップフロップＸ０〜
Ｘ１５の最下位を除く下位４桁Ｘ１〜Ｘ４の出力と第１
の排他的論理和ｅ，ｆ，ｇ，ｈを演算し、１６個のＤ形
フリップフロップＸ０〜Ｘ１５の入力に、下位から順
に、Ｘ０〜Ｘ３に第１の排他的論理和回路の出力Ｗ，
Ｘ，Ｙ，Ｚを、Ｘ４にＸ０の出力を、Ｘ５〜Ｘ８に第３
の排他的論理和回路の出力ｈ，ｇ，ｆ，ｅを、Ｘ９〜Ｘ
１１にＸ５〜Ｘ７の出力を、Ｘ１２〜Ｘ１５に第２の排
他的論理和回路の出力ａ，ｂ，ｃ，ｄをそれぞれ接続す
ることが記載されている。このような構成のＣＲＣ演算
回路では、入力データを４ビット毎に処理することによ
り、ＣＲＣ符号を生成するまでの処理を簡略化して速度
を高めることができ、さらに、この回路をソフトウェア
で実現した場合にも、ＣＲＣの符号化および複合化をプ
ログラムにより高速に処理することができることが記載
されている。
データ取込回路が被演算データを４ビット毎に並列に入
力し、第１の排他的論理和回路がＣＲＣ符号出力回路の
ＣＲＣ符号出力に接続された１６個のＤ形フリップフロ
ップＸ０〜Ｘ１５の上位４桁Ｘ１２〜Ｘ１５の出力と対
象データ取込回路の４個のＤ形フリップフロップの出力
との排他的論理和Ｗ，Ｘ，Ｙ，Ｚを演算する。次いで、
第２の排他的論理和回路が１６個のＤ形フリップフロッ
プＸ０〜Ｘ１５のつづく上位４桁Ｘ８〜Ｘ１４の出力と
第１の排他的論理和回路の出力Ｗ，Ｘ，Ｙ，Ｚとの排他
的論理和ａ，ｂ，ｃ，ｄを演算するとともに、第３の排
他的論理和回路が１６個のＤ形フリップフロップＸ０〜
Ｘ１５の最下位を除く下位４桁Ｘ１〜Ｘ４の出力と第１
の排他的論理和ｅ，ｆ，ｇ，ｈを演算し、１６個のＤ形
フリップフロップＸ０〜Ｘ１５の入力に、下位から順
に、Ｘ０〜Ｘ３に第１の排他的論理和回路の出力Ｗ，
Ｘ，Ｙ，Ｚを、Ｘ４にＸ０の出力を、Ｘ５〜Ｘ８に第３
の排他的論理和回路の出力ｈ，ｇ，ｆ，ｅを、Ｘ９〜Ｘ
１１にＸ５〜Ｘ７の出力を、Ｘ１２〜Ｘ１５に第２の排
他的論理和回路の出力ａ，ｂ，ｃ，ｄをそれぞれ接続す
ることが記載されている。このような構成のＣＲＣ演算
回路では、入力データを４ビット毎に処理することによ
り、ＣＲＣ符号を生成するまでの処理を簡略化して速度
を高めることができ、さらに、この回路をソフトウェア
で実現した場合にも、ＣＲＣの符号化および複合化をプ
ログラムにより高速に処理することができることが記載
されている。
【００２０】
【発明が解決しようとする課題】上述の第１従来技術及
び第２従来技術のＣＲＣ演算回路では、シフトレジスタ
の間の排他的論理和ゲート（ＥＸＯＲゲート）の位置を
変化させることが原理的に容易であり、応用性の観点か
らはメリットがあるものの、シフトレジスタを用いる場
合、クロック１回につき１ビットずつのデータ転送処理
しか行わないため、通常用いられるオクテットデータ
（８ビット）に対するＣＲＣ１６・０の演算に、少なく
とも８回のクロックシフトが必要となり、高速化に向か
ないという問題点があった。
び第２従来技術のＣＲＣ演算回路では、シフトレジスタ
の間の排他的論理和ゲート（ＥＸＯＲゲート）の位置を
変化させることが原理的に容易であり、応用性の観点か
らはメリットがあるものの、シフトレジスタを用いる場
合、クロック１回につき１ビットずつのデータ転送処理
しか行わないため、通常用いられるオクテットデータ
（８ビット）に対するＣＲＣ１６・０の演算に、少なく
とも８回のクロックシフトが必要となり、高速化に向か
ないという問題点があった。
【００２１】また、上述の第３従来技術のＣＲＣ演算回
路では、巡回冗長検査の演算結果をあらかじめ剰余テー
ブル記憶手段（具体的には、システムメモリ（ＲＯ
Ｍ））に格納しておき、テーブル参照によって目的とす
るＣＲＣ計算値を得る装置も一般に広く知られている
が、有限であるシステムメモリの容量を圧迫するため、
望ましくないばかりか、メモリ参照のための引数演算な
どに要するシステムサイクルを考慮すると、最適とはい
えないという問題点があった。
路では、巡回冗長検査の演算結果をあらかじめ剰余テー
ブル記憶手段（具体的には、システムメモリ（ＲＯ
Ｍ））に格納しておき、テーブル参照によって目的とす
るＣＲＣ計算値を得る装置も一般に広く知られている
が、有限であるシステムメモリの容量を圧迫するため、
望ましくないばかりか、メモリ参照のための引数演算な
どに要するシステムサイクルを考慮すると、最適とはい
えないという問題点があった。
【００２２】また、上述の第４従来技術のＣＲＣ演算回
路では、１クロックで４ビットずつの処理が可能となる
ため処理時間の短縮が可能となるものの、所望のＣＲＣ
計算値を得るために２クロックかかるため、あらかじめ
被演算値であるオクテットデータ（８ビット）を４ビッ
トずつに分割する必要があり、前処理のためのハードウ
ェア又はソフトウェアが別途外部に必要となるという問
題点があった。
路では、１クロックで４ビットずつの処理が可能となる
ため処理時間の短縮が可能となるものの、所望のＣＲＣ
計算値を得るために２クロックかかるため、あらかじめ
被演算値であるオクテットデータ（８ビット）を４ビッ
トずつに分割する必要があり、前処理のためのハードウ
ェア又はソフトウェアが別途外部に必要となるという問
題点があった。
【００２３】本発明は、このような従来の問題点を解決
することを課題としており、特に、巡回冗長検査の演算
を組み合わせ論理回路のみによって実現することによ
り、１クロックサイクルでの演算完了を可能とすること
を目的としている。
することを課題としており、特に、巡回冗長検査の演算
を組み合わせ論理回路のみによって実現することによ
り、１クロックサイクルでの演算完了を可能とすること
を目的としている。
【００２４】
【課題を解決するための手段】上記課題を解決するため
成された請求項１に記載の発明は、通信データの誤り判
定を実行するためにＣＲＣ符号の演算を行うＣＲＣ演算
方法において、最初に入力する４ビットの各々と直前の
ＣＲＣ符号の最上位ビットを含む上位４ビットとの排他
的論理和演算を実行して最新のＣＲＣ符号の第１２ビッ
ト乃至第１５ビットを生成する第１工程と、直前のＣＲ
Ｃ符号の最下位ビットを用いて最新のＣＲＣ符号の第１
１ビットを生成する第２工程と、直前のＣＲＣ符号の第
８ビット乃至第１０ビットを用いて最新のＣＲＣ符号の
第４ビット乃至第６ビットを生成する第３工程と、最新
のＣＲＣ符号の第１２ビット乃至第１５ビットに入る内
容と直前のＣＲＣ符号の第１１ビット乃至第１４ビット
の内容との排他的否定論理和演算を実行して最新のＣＲ
Ｃ符号の第７ビット乃至第１０ビットを生成する第４工
程と、最新のＣＲＣ符号の第１２ビット乃至第１５ビッ
トの内容と直前のＣＲＣ符号の第４ビット乃至第７ビッ
トの内容との排他的否定論理和演算を実行して最新のＣ
ＲＣ符号の第０ビット乃至第３ビットを生成する第５工
程とを有するＣＲＣ演算方法である。
成された請求項１に記載の発明は、通信データの誤り判
定を実行するためにＣＲＣ符号の演算を行うＣＲＣ演算
方法において、最初に入力する４ビットの各々と直前の
ＣＲＣ符号の最上位ビットを含む上位４ビットとの排他
的論理和演算を実行して最新のＣＲＣ符号の第１２ビッ
ト乃至第１５ビットを生成する第１工程と、直前のＣＲ
Ｃ符号の最下位ビットを用いて最新のＣＲＣ符号の第１
１ビットを生成する第２工程と、直前のＣＲＣ符号の第
８ビット乃至第１０ビットを用いて最新のＣＲＣ符号の
第４ビット乃至第６ビットを生成する第３工程と、最新
のＣＲＣ符号の第１２ビット乃至第１５ビットに入る内
容と直前のＣＲＣ符号の第１１ビット乃至第１４ビット
の内容との排他的否定論理和演算を実行して最新のＣＲ
Ｃ符号の第７ビット乃至第１０ビットを生成する第４工
程と、最新のＣＲＣ符号の第１２ビット乃至第１５ビッ
トの内容と直前のＣＲＣ符号の第４ビット乃至第７ビッ
トの内容との排他的否定論理和演算を実行して最新のＣ
ＲＣ符号の第０ビット乃至第３ビットを生成する第５工
程とを有するＣＲＣ演算方法である。
【００２５】請求項１に記載の発明によれば、クロック
１回につき１ビットずつのデータ転送処理しか実行しな
いシフトレジスタに代えて、ＣＲＣ符号の演算を行う回
路を主として排他的論理和を用いた組み合わせのみで実
行することにより、１クロックサイクルで巡回冗長検査
の演算を完了することができるようになり、その結果、
巡回冗長検査の演算の高速化（演算時間の短縮化）を図
ることができるようになる。
１回につき１ビットずつのデータ転送処理しか実行しな
いシフトレジスタに代えて、ＣＲＣ符号の演算を行う回
路を主として排他的論理和を用いた組み合わせのみで実
行することにより、１クロックサイクルで巡回冗長検査
の演算を完了することができるようになり、その結果、
巡回冗長検査の演算の高速化（演算時間の短縮化）を図
ることができるようになる。
【００２６】また請求項２に記載の発明は、通信データ
の誤り判定を実行するためにＣＲＣ符号の演算をハード
ウェアによって行うＣＲＣ演算回路において、巡回冗長
検査の演算結果であるＣＲＣ符号を、外部から入力され
るクロックに同期して保持するレジスタと、被演算デー
タの最下位ビットを含む下位４ビットの各ビットと前記
レジスタに保持されている前記ＣＲＣ符号の最上位ビッ
トを含む上位４ビットの各ビットとに対して所定の対応
関係に基づく排他的論理和演算を実行して当該排他的論
理和演算の結果を第１ＸＯＲ出力信号として出力する第
１ＸＯＲゲートと、第１ＸＯＲ出力信号の各ビットと前
記レジスタに保持されている前記ＣＲＣ符号の第４ビッ
ト乃至第７ビットの各ビットとに対して所定の対応関係
に基づく排他的否定論理和演算を実行して当該排他的否
定論理和演算の結果を第１ＸＮＯＲ出力信号として出力
する第１ＸＮＯＲゲートと、第１ＸＯＲ出力信号の各ビ
ットと前記レジスタに保持されている前記ＣＲＣ符号の
第１１ビット乃至第１４ビットの各ビットとに対して所
定の対応関係に基づく排他的否定論理和演算を実行して
当該排他的否定論理和演算の結果を第２ＸＮＯＲ出力信
号として出力する第２ＸＮＯＲゲートと、被演算データ
の最上位ビットを含む上位４ビットの各ビットと前記第
１ＸＮＯＲ出力信号の各ビットとに対して所定の対応関
係に基づく排他的論理和演算を実行して当該排他的論理
和演算の結果を第２ＸＯＲ出力信号として出力する第２
ＸＯＲゲートと、前記第２ＸＯＲ出力信号の各ビットと
前記ＣＲＣ符号の第８ビット乃至第１０ビットの各ビッ
ト及び前記第２ＮＸＯＲ出力信号の最上位ビットとに対
して所定の対応関係に基づく排他的否定論理和演算を実
行して当該排他的否定論理和演算の結果を第３ＸＮＯＲ
出力信号として出力する第３ＸＮＯＲゲートと、前記第
２ＸＯＲ出力信号の各ビットと前記第１ＸＯＲ出力信号
の最上位ビットを含む上位３ビットの各ビット及び前記
ＣＲＣ符号の第１５ビットとに対して所定の対応関係に
基づく排他的否定論理和演算を実行して当該排他的否定
論理和演算の結果を第４ＸＮＯＲ出力信号として出力す
る第４ＸＮＯＲゲートとを有し、、前記第３ＸＮＯＲ出
力信号の各ビットを前記ＣＲＣ符号の最上位ビットを含
む上位第４ビットとして前記レジスタの入力段に入力
し、前記第２ＸＮＯＲ出力信号の最下位ビットを含む下
位３ビットを前記ＣＲＣ符号の第４ビット乃至第６ビッ
トとして前記レジスタの入力段に入力し、前記第４ＸＮ
ＯＲ出力信号の各ビットを前記ＣＲＣ符号の第７ビット
乃至第１０ビットとして前記レジスタの入力段に入力
し、前記第２ＸＯＲ出力信号の各ビットを前記ＣＲＣ符
号の最下位ビットを含む下位４ビットとして前記レジス
タの入力段に入力するように構成されているＣＲＣ演算
回路である。
の誤り判定を実行するためにＣＲＣ符号の演算をハード
ウェアによって行うＣＲＣ演算回路において、巡回冗長
検査の演算結果であるＣＲＣ符号を、外部から入力され
るクロックに同期して保持するレジスタと、被演算デー
タの最下位ビットを含む下位４ビットの各ビットと前記
レジスタに保持されている前記ＣＲＣ符号の最上位ビッ
トを含む上位４ビットの各ビットとに対して所定の対応
関係に基づく排他的論理和演算を実行して当該排他的論
理和演算の結果を第１ＸＯＲ出力信号として出力する第
１ＸＯＲゲートと、第１ＸＯＲ出力信号の各ビットと前
記レジスタに保持されている前記ＣＲＣ符号の第４ビッ
ト乃至第７ビットの各ビットとに対して所定の対応関係
に基づく排他的否定論理和演算を実行して当該排他的否
定論理和演算の結果を第１ＸＮＯＲ出力信号として出力
する第１ＸＮＯＲゲートと、第１ＸＯＲ出力信号の各ビ
ットと前記レジスタに保持されている前記ＣＲＣ符号の
第１１ビット乃至第１４ビットの各ビットとに対して所
定の対応関係に基づく排他的否定論理和演算を実行して
当該排他的否定論理和演算の結果を第２ＸＮＯＲ出力信
号として出力する第２ＸＮＯＲゲートと、被演算データ
の最上位ビットを含む上位４ビットの各ビットと前記第
１ＸＮＯＲ出力信号の各ビットとに対して所定の対応関
係に基づく排他的論理和演算を実行して当該排他的論理
和演算の結果を第２ＸＯＲ出力信号として出力する第２
ＸＯＲゲートと、前記第２ＸＯＲ出力信号の各ビットと
前記ＣＲＣ符号の第８ビット乃至第１０ビットの各ビッ
ト及び前記第２ＮＸＯＲ出力信号の最上位ビットとに対
して所定の対応関係に基づく排他的否定論理和演算を実
行して当該排他的否定論理和演算の結果を第３ＸＮＯＲ
出力信号として出力する第３ＸＮＯＲゲートと、前記第
２ＸＯＲ出力信号の各ビットと前記第１ＸＯＲ出力信号
の最上位ビットを含む上位３ビットの各ビット及び前記
ＣＲＣ符号の第１５ビットとに対して所定の対応関係に
基づく排他的否定論理和演算を実行して当該排他的否定
論理和演算の結果を第４ＸＮＯＲ出力信号として出力す
る第４ＸＮＯＲゲートとを有し、、前記第３ＸＮＯＲ出
力信号の各ビットを前記ＣＲＣ符号の最上位ビットを含
む上位第４ビットとして前記レジスタの入力段に入力
し、前記第２ＸＮＯＲ出力信号の最下位ビットを含む下
位３ビットを前記ＣＲＣ符号の第４ビット乃至第６ビッ
トとして前記レジスタの入力段に入力し、前記第４ＸＮ
ＯＲ出力信号の各ビットを前記ＣＲＣ符号の第７ビット
乃至第１０ビットとして前記レジスタの入力段に入力
し、前記第２ＸＯＲ出力信号の各ビットを前記ＣＲＣ符
号の最下位ビットを含む下位４ビットとして前記レジス
タの入力段に入力するように構成されているＣＲＣ演算
回路である。
【００２７】請求項２に記載の発明によれば、クロック
１回につき１ビットずつのデータ転送処理しか実行しな
いシフトレジスタに代えて、巡回冗長検査の演算を組み
合わせ論理回路のみによって実現することにより、１ク
ロックサイクルで巡回冗長検査の演算を完了することが
できるようになり、その結果、巡回冗長検査の演算の高
速化（演算時間の短縮化）を図ることができるようにな
る。また、巡回冗長検査の演算結果をあらかじめ剰余テ
ーブル記憶手段（システムメモリ）に格納しテーブル参
照によって目的とするＣＲＣ計算値を得る装置に代え
て、巡回冗長検査の演算を組み合わせ論理回路のみによ
って実現することにより、有限であるシステムメモリの
容量の圧迫を回避でき、その結果、システムリソースの
有効活用を図ることができるようになる。更に加えて、
メモリ参照のための引数演算などに要するシステムサイ
クルを省略できるようになり、１クロックサイクルで巡
回冗長検査の演算を完了することができるようになる結
果、巡回冗長検査の演算の高速化を図ることができるよ
うになる。
１回につき１ビットずつのデータ転送処理しか実行しな
いシフトレジスタに代えて、巡回冗長検査の演算を組み
合わせ論理回路のみによって実現することにより、１ク
ロックサイクルで巡回冗長検査の演算を完了することが
できるようになり、その結果、巡回冗長検査の演算の高
速化（演算時間の短縮化）を図ることができるようにな
る。また、巡回冗長検査の演算結果をあらかじめ剰余テ
ーブル記憶手段（システムメモリ）に格納しテーブル参
照によって目的とするＣＲＣ計算値を得る装置に代え
て、巡回冗長検査の演算を組み合わせ論理回路のみによ
って実現することにより、有限であるシステムメモリの
容量の圧迫を回避でき、その結果、システムリソースの
有効活用を図ることができるようになる。更に加えて、
メモリ参照のための引数演算などに要するシステムサイ
クルを省略できるようになり、１クロックサイクルで巡
回冗長検査の演算を完了することができるようになる結
果、巡回冗長検査の演算の高速化を図ることができるよ
うになる。
【００２８】また請求項３に記載の発明は、通信データ
の誤り判定を実行するためにＣＲＣ符号の演算をハード
ウェアによって行うＣＲＣ演算回路において、ＩＴＵ−
Ｔ勧告に示されているＣＲＣ生成多項式Ｇ（Ｘ） Ｇ（Ｘ）＝Ｘ16＋Ｘ12＋Ｘ5＋１ に基づいてＣＲＣ符号の演算を実行する際、巡回冗長検
査の演算結果であるＣＲＣ符号を、外部から入力される
クロックに同期して保持し、続いて、入力段に入力され
る被演算データの最下位ビットを含む下位４ビットの各
ビットと前記保持されている前記ＣＲＣ符号の最上位ビ
ットを含む上位４ビットの各ビットとに対して所定の対
応関係に基づく排他的論理和演算を実行して当該排他的
論理和演算の結果を第１ＸＯＲ出力信号として出力し、
続いて、前記第１ＸＯＲ出力信号の各ビットと前記レジ
スタに保持されている前記ＣＲＣ符号の第４ビット乃至
第７ビットの各ビットとに対して所定の対応関係に基づ
く排他的否定論理和演算を実行して当該排他的否定論理
和演算の結果を第１ＸＮＯＲ出力信号として出力し、続
いて、第１ＸＯＲ出力信号の各ビットと前記保持されて
いる前記ＣＲＣ符号の第１１ビット乃至第１４ビットの
各ビットとに対して所定の対応関係に基づく排他的否定
論理和演算を実行して当該排他的否定論理和演算の結果
を第２ＸＮＯＲ出力信号として出力し、続いて、被演算
データの最上位ビットを含む上位４ビットの各ビットと
前記第１ＸＮＯＲ出力信号の各ビットとに対して所定の
対応関係に基づく排他的論理和演算を実行して当該排他
的論理和演算の結果を第２ＸＯＲ出力信号として出力
し、続いて、前記第２ＸＯＲ出力信号の各ビットと前記
ＣＲＣ符号の第８ビット乃至第１０ビットの各ビット及
び前記第２ＮＸＯＲ出力信号の最上位ビットとに対して
所定の対応関係に基づく排他的否定論理和演算を実行し
て当該排他的否定論理和演算の結果を第３ＸＮＯＲ出力
信号として出力し、続いて、前記第２ＸＯＲ出力信号の
各ビットと前記第１ＸＯＲ出力信号の最上位ビットを含
む上位３ビットの各ビット及び前記ＣＲＣ符号の第１５
ビットとに対して所定の対応関係に基づく排他的否定論
理和演算を実行して当該排他的否定論理和演算の結果を
第４ＸＮＯＲ出力信号として出力し、続いて、前記第３
ＸＮＯＲ出力信号の各ビットを前記ＣＲＣ符号の最上位
ビットを含む上位第４ビットとして前記レジスタの入力
段に入力し、前記第２ＸＮＯＲ出力信号の最下位ビット
を含む下位３ビットを前記ＣＲＣ符号の第４ビット乃至
第６ビットとして前記レジスタの入力段に入力し、前記
第４ＸＮＯＲ出力信号の各ビットを前記ＣＲＣ符号の第
７ビット乃至第１０ビットとして前記レジスタの入力段
に入力し、前記第２ＸＯＲ出力信号の各ビットを前記Ｃ
ＲＣ符号の最下位ビットを含む下位４ビットとして前記
入力段に入力するように構成されているＣＲＣ演算回路
である。
の誤り判定を実行するためにＣＲＣ符号の演算をハード
ウェアによって行うＣＲＣ演算回路において、ＩＴＵ−
Ｔ勧告に示されているＣＲＣ生成多項式Ｇ（Ｘ） Ｇ（Ｘ）＝Ｘ16＋Ｘ12＋Ｘ5＋１ に基づいてＣＲＣ符号の演算を実行する際、巡回冗長検
査の演算結果であるＣＲＣ符号を、外部から入力される
クロックに同期して保持し、続いて、入力段に入力され
る被演算データの最下位ビットを含む下位４ビットの各
ビットと前記保持されている前記ＣＲＣ符号の最上位ビ
ットを含む上位４ビットの各ビットとに対して所定の対
応関係に基づく排他的論理和演算を実行して当該排他的
論理和演算の結果を第１ＸＯＲ出力信号として出力し、
続いて、前記第１ＸＯＲ出力信号の各ビットと前記レジ
スタに保持されている前記ＣＲＣ符号の第４ビット乃至
第７ビットの各ビットとに対して所定の対応関係に基づ
く排他的否定論理和演算を実行して当該排他的否定論理
和演算の結果を第１ＸＮＯＲ出力信号として出力し、続
いて、第１ＸＯＲ出力信号の各ビットと前記保持されて
いる前記ＣＲＣ符号の第１１ビット乃至第１４ビットの
各ビットとに対して所定の対応関係に基づく排他的否定
論理和演算を実行して当該排他的否定論理和演算の結果
を第２ＸＮＯＲ出力信号として出力し、続いて、被演算
データの最上位ビットを含む上位４ビットの各ビットと
前記第１ＸＮＯＲ出力信号の各ビットとに対して所定の
対応関係に基づく排他的論理和演算を実行して当該排他
的論理和演算の結果を第２ＸＯＲ出力信号として出力
し、続いて、前記第２ＸＯＲ出力信号の各ビットと前記
ＣＲＣ符号の第８ビット乃至第１０ビットの各ビット及
び前記第２ＮＸＯＲ出力信号の最上位ビットとに対して
所定の対応関係に基づく排他的否定論理和演算を実行し
て当該排他的否定論理和演算の結果を第３ＸＮＯＲ出力
信号として出力し、続いて、前記第２ＸＯＲ出力信号の
各ビットと前記第１ＸＯＲ出力信号の最上位ビットを含
む上位３ビットの各ビット及び前記ＣＲＣ符号の第１５
ビットとに対して所定の対応関係に基づく排他的否定論
理和演算を実行して当該排他的否定論理和演算の結果を
第４ＸＮＯＲ出力信号として出力し、続いて、前記第３
ＸＮＯＲ出力信号の各ビットを前記ＣＲＣ符号の最上位
ビットを含む上位第４ビットとして前記レジスタの入力
段に入力し、前記第２ＸＮＯＲ出力信号の最下位ビット
を含む下位３ビットを前記ＣＲＣ符号の第４ビット乃至
第６ビットとして前記レジスタの入力段に入力し、前記
第４ＸＮＯＲ出力信号の各ビットを前記ＣＲＣ符号の第
７ビット乃至第１０ビットとして前記レジスタの入力段
に入力し、前記第２ＸＯＲ出力信号の各ビットを前記Ｃ
ＲＣ符号の最下位ビットを含む下位４ビットとして前記
入力段に入力するように構成されているＣＲＣ演算回路
である。
【００２９】請求項３に記載の発明によれば、クロック
１回につき１ビットずつのデータ転送処理しか実行しな
いシフトレジスタに代えて、ＣＲＣ生成多項式Ｇ（Ｘ）
の演算を組み合わせ論理回路のみによって実現すること
により、１クロックサイクルでＣＲＣ生成多項式Ｇ
（Ｘ）の演算を完了することができるようになり、その
結果、ＣＲＣ生成多項式Ｇ（Ｘ）の演算の高速化（演算
時間の短縮化）を図ることができるようになる。また、
ＣＲＣ生成多項式Ｇ（Ｘ）の演算結果をあらかじめ剰余
テーブル記憶手段（システムメモリ）に格納しテーブル
参照によって目的とするＣＲＣ計算値を得る装置に代え
て、ＣＲＣ生成多項式Ｇ（Ｘ）の演算を組み合わせ論理
回路のみによって実現することにより、有限であるシス
テムメモリの容量の圧迫を回避でき、その結果、システ
ムリソースの有効活用を図ることができるようになる。
更に加えて、メモリ参照のための引数演算などに要する
システムサイクルを省略できるようになり、１クロック
サイクルでＣＲＣ生成多項式Ｇ（Ｘ）の演算を完了する
ことができるようになる結果、ＣＲＣ生成多項式Ｇ
（Ｘ）の演算の高速化を図ることができるようになる。
１回につき１ビットずつのデータ転送処理しか実行しな
いシフトレジスタに代えて、ＣＲＣ生成多項式Ｇ（Ｘ）
の演算を組み合わせ論理回路のみによって実現すること
により、１クロックサイクルでＣＲＣ生成多項式Ｇ
（Ｘ）の演算を完了することができるようになり、その
結果、ＣＲＣ生成多項式Ｇ（Ｘ）の演算の高速化（演算
時間の短縮化）を図ることができるようになる。また、
ＣＲＣ生成多項式Ｇ（Ｘ）の演算結果をあらかじめ剰余
テーブル記憶手段（システムメモリ）に格納しテーブル
参照によって目的とするＣＲＣ計算値を得る装置に代え
て、ＣＲＣ生成多項式Ｇ（Ｘ）の演算を組み合わせ論理
回路のみによって実現することにより、有限であるシス
テムメモリの容量の圧迫を回避でき、その結果、システ
ムリソースの有効活用を図ることができるようになる。
更に加えて、メモリ参照のための引数演算などに要する
システムサイクルを省略できるようになり、１クロック
サイクルでＣＲＣ生成多項式Ｇ（Ｘ）の演算を完了する
ことができるようになる結果、ＣＲＣ生成多項式Ｇ
（Ｘ）の演算の高速化を図ることができるようになる。
【００３０】
【発明の実施の形態】（第１実施形態）第１実施形態の
ＣＲＣ演算回路３０（図１）は、モデム通信などのディ
ジタル通信方式を実行する通信装置やＬＳＩ内部に実装
可能であって、ＩＴＵ−Ｔで標準化が進められているＶ
シリーズ規格に準拠した通信データＩｎｐｕｔ［７・
０］の誤り検処理出および訂正処理を行うためのＣＲＣ
（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ；
巡回冗長性検査）符号［１６・０］の演算を、論理回路
を中心としたハードウェアによって行う点に特徴を有
し、図１に示すように、レジスタ１６、第１ＸＯＲゲー
ト１０、第１ＸＮＯＲゲート１１、第２ＸＮＯＲゲート
１２、第２ＸＯＲゲート１３、第３ＸＮＯＲゲート１
４、第４ＸＮＯＲゲート１５等の論理デバイスを中心と
するハードウェア構成となっている。
ＣＲＣ演算回路３０（図１）は、モデム通信などのディ
ジタル通信方式を実行する通信装置やＬＳＩ内部に実装
可能であって、ＩＴＵ−Ｔで標準化が進められているＶ
シリーズ規格に準拠した通信データＩｎｐｕｔ［７・
０］の誤り検処理出および訂正処理を行うためのＣＲＣ
（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ；
巡回冗長性検査）符号［１６・０］の演算を、論理回路
を中心としたハードウェアによって行う点に特徴を有
し、図１に示すように、レジスタ１６、第１ＸＯＲゲー
ト１０、第１ＸＮＯＲゲート１１、第２ＸＮＯＲゲート
１２、第２ＸＯＲゲート１３、第３ＸＮＯＲゲート１
４、第４ＸＮＯＲゲート１５等の論理デバイスを中心と
するハードウェア構成となっている。
【００３１】レジスタ１６は、巡回冗長検査の演算結果
であるＣＲＣ符号［１６・０］を、ＣＲＣ演算回路３０
の外部から入力されるクロック（論理信号）Ｃｌｏｃｋ
に同期して保持する機能、リセット信号Ｒｅｓｅｔによ
って保持しているデータを初期値に戻す機能を有する論
理素子である。
であるＣＲＣ符号［１６・０］を、ＣＲＣ演算回路３０
の外部から入力されるクロック（論理信号）Ｃｌｏｃｋ
に同期して保持する機能、リセット信号Ｒｅｓｅｔによ
って保持しているデータを初期値に戻す機能を有する論
理素子である。
【００３２】第１ＸＯＲゲート１０は、被演算データ
（以下通信データＩｎｐｕｔ［７・０］）の最下位ビッ
トＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉ
ｔ）を含む下位４ビット（通信データＩｎｐｕｔ［７・
０］の０（ＬＳＢ），１，２，３ビット）の各ビットと
レジスタ１６に保持されているＣＲＣ符号［１６・０］
の最上位ビットＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａ
ｎｔ Ｂｉｔ）を含む上位４ビット（ＣＲＣ符号［１６
・０］のＡ（ＭＳＢ），Ｂ，Ｃ，Ｄビット）の各ビット
とに対して、所定の対応関係（ビット順位）に基づく排
他的論理和演算（Ｅｘｃｌｕｓｉｖｅ ＯＲ）を実行し
てこの排他的論理和演算の結果を第１ＸＯＲ出力信号１
０ａとして出力する機能を有する論理素子である。
（以下通信データＩｎｐｕｔ［７・０］）の最下位ビッ
トＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉ
ｔ）を含む下位４ビット（通信データＩｎｐｕｔ［７・
０］の０（ＬＳＢ），１，２，３ビット）の各ビットと
レジスタ１６に保持されているＣＲＣ符号［１６・０］
の最上位ビットＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａ
ｎｔ Ｂｉｔ）を含む上位４ビット（ＣＲＣ符号［１６
・０］のＡ（ＭＳＢ），Ｂ，Ｃ，Ｄビット）の各ビット
とに対して、所定の対応関係（ビット順位）に基づく排
他的論理和演算（Ｅｘｃｌｕｓｉｖｅ ＯＲ）を実行し
てこの排他的論理和演算の結果を第１ＸＯＲ出力信号１
０ａとして出力する機能を有する論理素子である。
【００３３】第１ＸＯＲゲート１０が、所定の対応関係
に基づいて排他的論理和演算を実行して排他的論理和演
算の結果（第１ＸＯＲ出力信号１０ａ）として出力する
ことを具体的に説明すると、通信データＩｎｐｕｔ［７
・０］の０（ＭＳＢ）とＣＲＣ符号［１６・０］のＡビ
ット（ＭＳＢ）との排他的論理和演算を実行して第１Ｘ
ＯＲ出力信号１０ａのｗビット（ＭＳＢ）として出力
し、通信データＩｎｐｕｔ［７・０］の１ビットとＣＲ
Ｃ符号［１６・０］のＢビットとの排他的論理和演算を
実行して第１ＸＯＲ出力信号１０ａのｘビットとして出
力し、通信データＩｎｐｕｔ［７・０］の２ビットとＣ
ＲＣ符号［１６・０］のＣビットとの排他的論理和演算
を実行して第１ＸＯＲ出力信号１０ａのｙビットとして
出力し、通信データＩｎｐｕｔ［７・０］の３ビットと
ＣＲＣ符号［１６・０］のＤビットとの排他的論理和演
算を実行して第１ＸＯＲ出力信号１０ａのｚビット（Ｌ
ＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉ
ｔ））として出力するような回路構成としている。
に基づいて排他的論理和演算を実行して排他的論理和演
算の結果（第１ＸＯＲ出力信号１０ａ）として出力する
ことを具体的に説明すると、通信データＩｎｐｕｔ［７
・０］の０（ＭＳＢ）とＣＲＣ符号［１６・０］のＡビ
ット（ＭＳＢ）との排他的論理和演算を実行して第１Ｘ
ＯＲ出力信号１０ａのｗビット（ＭＳＢ）として出力
し、通信データＩｎｐｕｔ［７・０］の１ビットとＣＲ
Ｃ符号［１６・０］のＢビットとの排他的論理和演算を
実行して第１ＸＯＲ出力信号１０ａのｘビットとして出
力し、通信データＩｎｐｕｔ［７・０］の２ビットとＣ
ＲＣ符号［１６・０］のＣビットとの排他的論理和演算
を実行して第１ＸＯＲ出力信号１０ａのｙビットとして
出力し、通信データＩｎｐｕｔ［７・０］の３ビットと
ＣＲＣ符号［１６・０］のＤビットとの排他的論理和演
算を実行して第１ＸＯＲ出力信号１０ａのｚビット（Ｌ
ＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉ
ｔ））として出力するような回路構成としている。
【００３４】第１ＸＮＯＲゲート１１は、前述の第１Ｘ
ＯＲ出力信号１０ａの各ビットとレジスタ１６に保持さ
れているＣＲＣ符号［１６・０］の第４ビット〜第７ビ
ットの各ビットとに対して、所定の対応関係（ビット順
位）に基づく排他的否定論理和演算を実行し、この排他
的否定論理和演算（Ｅｘｃｌｕｓｉｖｅ ＮＯＲ）の結
果を第１ＸＮＯＲ出力信号１１ａとして出力する機能を
有する論理素子である。
ＯＲ出力信号１０ａの各ビットとレジスタ１６に保持さ
れているＣＲＣ符号［１６・０］の第４ビット〜第７ビ
ットの各ビットとに対して、所定の対応関係（ビット順
位）に基づく排他的否定論理和演算を実行し、この排他
的否定論理和演算（Ｅｘｃｌｕｓｉｖｅ ＮＯＲ）の結
果を第１ＸＮＯＲ出力信号１１ａとして出力する機能を
有する論理素子である。
【００３５】具体的には、第１ＸＮＯＲゲート１１は、
第１ＸＯＲ出力信号１０ａの各ビット（ｗ，ｘ，ｙ，ｚ
ビット）とレジスタ１６に保持されているＣＲＣ符号
［１６・０］の第４ビット〜第７ビットの各ビット
（Ｅ，Ｆ，Ｇ，Ｈビット）とに対して、所定の対応関係
（ビット順位）に基づく排他的否定論理和演算を実行
し、この排他的否定論理和演算の結果を第１ＸＮＯＲ出
力信号１１ａとして出力するような回路構成としてい
る。
第１ＸＯＲ出力信号１０ａの各ビット（ｗ，ｘ，ｙ，ｚ
ビット）とレジスタ１６に保持されているＣＲＣ符号
［１６・０］の第４ビット〜第７ビットの各ビット
（Ｅ，Ｆ，Ｇ，Ｈビット）とに対して、所定の対応関係
（ビット順位）に基づく排他的否定論理和演算を実行
し、この排他的否定論理和演算の結果を第１ＸＮＯＲ出
力信号１１ａとして出力するような回路構成としてい
る。
【００３６】すなわち、第１ＸＯＲ出力信号１０ａのｗ
ビット（ＭＳＢ）とＣＲＣ符号［１６・０］の第４ビッ
ト（Ｅビット）とに対して排他的否定論理和演算を実行
し、この排他的否定論理和演算の結果を第１ＸＮＯＲ出
力信号１１ａのＡビット（ＭＳＢ）として出力し、第１
ＸＯＲ出力信号１０ａのｘビットとＣＲＣ符号［１６・
０］の第５ビット（Ｆビット）とに対して排他的否定論
理和演算を実行し、この排他的否定論理和演算の結果を
第１ＸＮＯＲ出力信号１１ａのＢビットとして出力し、
第１ＸＯＲ出力信号１０ａのｙビットとＣＲＣ符号［１
６・０］の第６ビット（Ｇビット）とに対して排他的否
定論理和演算を実行し、この排他的否定論理和演算の結
果を第１ＸＮＯＲ出力信号１１ａのＣビットとして出力
し、第１ＸＯＲ出力信号１０ａのｚビットとＣＲＣ符号
［１６・０］の第７ビット（Ｈビット）とに対して排他
的否定論理和演算を実行し、この排他的否定論理和演算
の結果を第１ＸＮＯＲ出力信号１１ａのＤビット（ＬＳ
Ｂ）として出力するような回路構成としている。
ビット（ＭＳＢ）とＣＲＣ符号［１６・０］の第４ビッ
ト（Ｅビット）とに対して排他的否定論理和演算を実行
し、この排他的否定論理和演算の結果を第１ＸＮＯＲ出
力信号１１ａのＡビット（ＭＳＢ）として出力し、第１
ＸＯＲ出力信号１０ａのｘビットとＣＲＣ符号［１６・
０］の第５ビット（Ｆビット）とに対して排他的否定論
理和演算を実行し、この排他的否定論理和演算の結果を
第１ＸＮＯＲ出力信号１１ａのＢビットとして出力し、
第１ＸＯＲ出力信号１０ａのｙビットとＣＲＣ符号［１
６・０］の第６ビット（Ｇビット）とに対して排他的否
定論理和演算を実行し、この排他的否定論理和演算の結
果を第１ＸＮＯＲ出力信号１１ａのＣビットとして出力
し、第１ＸＯＲ出力信号１０ａのｚビットとＣＲＣ符号
［１６・０］の第７ビット（Ｈビット）とに対して排他
的否定論理和演算を実行し、この排他的否定論理和演算
の結果を第１ＸＮＯＲ出力信号１１ａのＤビット（ＬＳ
Ｂ）として出力するような回路構成としている。
【００３７】第２ＸＮＯＲゲート１２は、第１ＸＯＲ出
力信号１０ａの各ビットとレジスタ１６に保持されてい
るＣＲＣ符号［１６・０］の第１１ビット〜第１４ビッ
トの各ビットとに対して所定の対応関係（ビット順位）
に基づく排他的否定論理和演算を実行してこの排他的否
定論理和演算の結果を第２ＸＮＯＲ出力信号１２ａとし
て出力する機能を有する論理素子である。
力信号１０ａの各ビットとレジスタ１６に保持されてい
るＣＲＣ符号［１６・０］の第１１ビット〜第１４ビッ
トの各ビットとに対して所定の対応関係（ビット順位）
に基づく排他的否定論理和演算を実行してこの排他的否
定論理和演算の結果を第２ＸＮＯＲ出力信号１２ａとし
て出力する機能を有する論理素子である。
【００３８】具体的には、第２ＸＮＯＲゲート１２は、
第１ＸＯＲ出力信号１０ａの各ビット（ｗ，ｘ，ｙ，ｚ
ビット）とレジスタ１６に保持されているＣＲＣ符号
［１６・０］の第１１ビット〜第１４ビット（Ｍ，Ｎ，
Ｐ，Ｑビット）の各ビットとに対して所定の対応関係
（ビット順位）に基づく排他的否定論理和演算を実行し
てこの排他的否定論理和演算の結果を第２ＸＮＯＲ出力
信号１２ａとして出力するような回路構成としている。
第１ＸＯＲ出力信号１０ａの各ビット（ｗ，ｘ，ｙ，ｚ
ビット）とレジスタ１６に保持されているＣＲＣ符号
［１６・０］の第１１ビット〜第１４ビット（Ｍ，Ｎ，
Ｐ，Ｑビット）の各ビットとに対して所定の対応関係
（ビット順位）に基づく排他的否定論理和演算を実行し
てこの排他的否定論理和演算の結果を第２ＸＮＯＲ出力
信号１２ａとして出力するような回路構成としている。
【００３９】すなわち、第２ＸＮＯＲゲート１２は、第
１ＸＯＲ出力信号１０ａのｗビットとＣＲＣ符号［１６
・０］の第１１ビット（Ｍビット）とに対して排他的否
定論理和演算を実行してこの排他的否定論理和演算の結
果を第２ＸＮＯＲ出力信号１２ａのＨビット（ＭＳＢ）
として出力し、第１ＸＯＲ出力信号１０ａのｘビットと
ＣＲＣ符号［１６・０］の第１２ビット（Ｎビット）と
に対して排他的否定論理和演算を実行してこの排他的否
定論理和演算の結果を第２ＸＮＯＲ出力信号１２ａのＪ
ビットとして出力し、第１ＸＯＲ出力信号１０ａのｙビ
ットとＣＲＣ符号［１６・０］の第１３ビット（Ｐビッ
ト）とに対して排他的否定論理和演算を実行してこの排
他的否定論理和演算の結果を第２ＸＮＯＲ出力信号１２
ａのＫビットとして出力し、第１ＸＯＲ出力信号１０ａ
のｚビットとＣＲＣ符号［１６・０］の第１４ビット
（Ｑビット）とに対して排他的否定論理和演算を実行し
てこの排他的否定論理和演算の結果を第２ＸＮＯＲ出力
信号１２ａのＬビット（ＬＳＢ）として出力するような
回路構成としている。
１ＸＯＲ出力信号１０ａのｗビットとＣＲＣ符号［１６
・０］の第１１ビット（Ｍビット）とに対して排他的否
定論理和演算を実行してこの排他的否定論理和演算の結
果を第２ＸＮＯＲ出力信号１２ａのＨビット（ＭＳＢ）
として出力し、第１ＸＯＲ出力信号１０ａのｘビットと
ＣＲＣ符号［１６・０］の第１２ビット（Ｎビット）と
に対して排他的否定論理和演算を実行してこの排他的否
定論理和演算の結果を第２ＸＮＯＲ出力信号１２ａのＪ
ビットとして出力し、第１ＸＯＲ出力信号１０ａのｙビ
ットとＣＲＣ符号［１６・０］の第１３ビット（Ｐビッ
ト）とに対して排他的否定論理和演算を実行してこの排
他的否定論理和演算の結果を第２ＸＮＯＲ出力信号１２
ａのＫビットとして出力し、第１ＸＯＲ出力信号１０ａ
のｚビットとＣＲＣ符号［１６・０］の第１４ビット
（Ｑビット）とに対して排他的否定論理和演算を実行し
てこの排他的否定論理和演算の結果を第２ＸＮＯＲ出力
信号１２ａのＬビット（ＬＳＢ）として出力するような
回路構成としている。
【００４０】第２ＸＯＲゲート１３は、被演算データＩ
ｎｐｕｔ［７・０］の最下位ビットＬＳＢを含む下位４
ビットの各ビットと第１ＸＮＯＲ出力信号１１ａの各ビ
ットとに対して所定の対応関係（ビット順位）に基づく
排他的論理和演算を実行してこの排他的論理和演算の結
果を第２ＸＯＲ出力信号１３ａとして出力する機能を有
する論理素子である。
ｎｐｕｔ［７・０］の最下位ビットＬＳＢを含む下位４
ビットの各ビットと第１ＸＮＯＲ出力信号１１ａの各ビ
ットとに対して所定の対応関係（ビット順位）に基づく
排他的論理和演算を実行してこの排他的論理和演算の結
果を第２ＸＯＲ出力信号１３ａとして出力する機能を有
する論理素子である。
【００４１】具体的には、第２ＸＯＲゲート１３は、被
演算データＩｎｐｕｔ［７・０］の最上位ビットＭＳＢ
（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）を含む
上位４ビットの各ビット（４，５，６，７ビット）と第
１ＸＮＯＲ出力信号１１ａの各ビット（Ａ，Ｂ，Ｃ，Ｄ
ビット）とに対して所定の対応関係（ビット順位）に基
づく排他的論理和演算を実行してこの排他的論理和演算
の結果を第２ＸＯＲ出力信号１３ａ（ｗ，ｘ，ｙ，ｚビ
ット）として出力する回路構成となっている。
演算データＩｎｐｕｔ［７・０］の最上位ビットＭＳＢ
（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）を含む
上位４ビットの各ビット（４，５，６，７ビット）と第
１ＸＮＯＲ出力信号１１ａの各ビット（Ａ，Ｂ，Ｃ，Ｄ
ビット）とに対して所定の対応関係（ビット順位）に基
づく排他的論理和演算を実行してこの排他的論理和演算
の結果を第２ＸＯＲ出力信号１３ａ（ｗ，ｘ，ｙ，ｚビ
ット）として出力する回路構成となっている。
【００４２】すなわち、第２ＸＯＲゲート１３は、被演
算データＩｎｐｕｔ［７・０］の第４ビットと第１ＸＮ
ＯＲ出力信号１１ａのＡビットとに対して排他的論理和
演算を実行してこの排他的論理和演算の結果を第２ＸＯ
Ｒ出力信号１３ａのｗビット（ＭＳＢ）として出力し、
被演算データＩｎｐｕｔ［７・０］の第５ビットと第１
ＸＮＯＲ出力信号１１ａのＢビットとに対して排他的論
理和演算を実行してこの排他的論理和演算の結果を第２
ＸＯＲ出力信号１３ａのｘビットとして出力し、被演算
データＩｎｐｕｔ［７・０］の第６ビットと第１ＸＮＯ
Ｒ出力信号１１ａのＣビットとに対して排他的論理和演
算を実行してこの排他的論理和演算の結果を第２ＸＯＲ
出力信号１３ａのｙビットとして出力し、被演算データ
Ｉｎｐｕｔ［７・０］の最下位ビットＬＳＢ（第７ビッ
ト）と第１ＸＮＯＲ出力信号１１ａのＤビットとに対し
て排他的論理和演算を実行してこの排他的論理和演算の
結果を第２ＸＯＲ出力信号１３ａのｚビット（ＬＳＢ）
として出力する回路構成となっている。
算データＩｎｐｕｔ［７・０］の第４ビットと第１ＸＮ
ＯＲ出力信号１１ａのＡビットとに対して排他的論理和
演算を実行してこの排他的論理和演算の結果を第２ＸＯ
Ｒ出力信号１３ａのｗビット（ＭＳＢ）として出力し、
被演算データＩｎｐｕｔ［７・０］の第５ビットと第１
ＸＮＯＲ出力信号１１ａのＢビットとに対して排他的論
理和演算を実行してこの排他的論理和演算の結果を第２
ＸＯＲ出力信号１３ａのｘビットとして出力し、被演算
データＩｎｐｕｔ［７・０］の第６ビットと第１ＸＮＯ
Ｒ出力信号１１ａのＣビットとに対して排他的論理和演
算を実行してこの排他的論理和演算の結果を第２ＸＯＲ
出力信号１３ａのｙビットとして出力し、被演算データ
Ｉｎｐｕｔ［７・０］の最下位ビットＬＳＢ（第７ビッ
ト）と第１ＸＮＯＲ出力信号１１ａのＤビットとに対し
て排他的論理和演算を実行してこの排他的論理和演算の
結果を第２ＸＯＲ出力信号１３ａのｚビット（ＬＳＢ）
として出力する回路構成となっている。
【００４３】第３ＸＮＯＲゲート１４は、第２ＸＯＲ出
力信号１３ａの各ビットとＣＲＣ符号［１６・０］の第
８ビット〜第１０ビットの各ビット及び第２ＸＮＯＲ出
力信号１２ａの最上位ビットＭＳＢとに対して所定の対
応関係（ビット順位）に基づく排他的否定論理和演算を
実行してこの排他的否定論理和演算の結果を第３ＸＮＯ
Ｒ出力信号１４ａとして出力する機能を有する論理素子
である。
力信号１３ａの各ビットとＣＲＣ符号［１６・０］の第
８ビット〜第１０ビットの各ビット及び第２ＸＮＯＲ出
力信号１２ａの最上位ビットＭＳＢとに対して所定の対
応関係（ビット順位）に基づく排他的否定論理和演算を
実行してこの排他的否定論理和演算の結果を第３ＸＮＯ
Ｒ出力信号１４ａとして出力する機能を有する論理素子
である。
【００４４】具体的には、第３ＸＮＯＲゲート１４は、
第２ＸＯＲ出力信号１３ａ（ｗ，ｘ，ｙ，ｚビット）の
各ビットとＣＲＣ符号［１６・０］の第８ビット〜第１
０ビット（Ｊ，Ｋ，Ｌビット）の各ビット及び第２ＸＮ
ＯＲ出力信号１２ａの最上位ビットＭＳＢ（Ｈビット）
とに対して所定の対応関係（ビット順位）に基づく排他
的否定論理和演算を実行してこの排他的否定論理和演算
の結果を第３ＸＮＯＲ出力信号１４ａとして出力する機
能を有する論理素子である。
第２ＸＯＲ出力信号１３ａ（ｗ，ｘ，ｙ，ｚビット）の
各ビットとＣＲＣ符号［１６・０］の第８ビット〜第１
０ビット（Ｊ，Ｋ，Ｌビット）の各ビット及び第２ＸＮ
ＯＲ出力信号１２ａの最上位ビットＭＳＢ（Ｈビット）
とに対して所定の対応関係（ビット順位）に基づく排他
的否定論理和演算を実行してこの排他的否定論理和演算
の結果を第３ＸＮＯＲ出力信号１４ａとして出力する機
能を有する論理素子である。
【００４５】すなわち、第３ＸＮＯＲゲート１４は、第
２ＸＯＲ出力信号１３ａ（ｗビット）とＣＲＣ符号［１
６・０］の第８ビット（Ｊビット）とに対して排他的否
定論理和演算を実行してこの排他的否定論理和演算の結
果を第３ＸＮＯＲ出力信号１４ａのＡビット（ＭＳＢ）
として出力し、第２ＸＯＲ出力信号１３ａ（ｘビット）
とＣＲＣ符号［１６・０］の第９ビット（Ｋビット）と
に対して排他的否定論理和演算を実行してこの排他的否
定論理和演算の結果を第３ＸＮＯＲ出力信号１４ａのＢ
ビットとして出力し、第２ＸＯＲ出力信号１３ａ（ｙビ
ット）とＣＲＣ符号［１６・０］の第１０ビット（Ｌビ
ット）とに対して排他的否定論理和演算を実行してこの
排他的否定論理和演算の結果を第３ＸＮＯＲ出力信号１
４ａのＣビットとして出力し、第２ＸＯＲ出力信号１３
ａ（ｚビット）と第２ＸＮＯＲ出力信号１２ａの最上位
ビットＭＳＢ（Ｈビット）とに対して排他的否定論理和
演算を実行してこの排他的否定論理和演算の結果を第３
ＸＮＯＲ出力信号１４ａのＤビット（ＬＳＢ）として出
力する回路構成となっている。
２ＸＯＲ出力信号１３ａ（ｗビット）とＣＲＣ符号［１
６・０］の第８ビット（Ｊビット）とに対して排他的否
定論理和演算を実行してこの排他的否定論理和演算の結
果を第３ＸＮＯＲ出力信号１４ａのＡビット（ＭＳＢ）
として出力し、第２ＸＯＲ出力信号１３ａ（ｘビット）
とＣＲＣ符号［１６・０］の第９ビット（Ｋビット）と
に対して排他的否定論理和演算を実行してこの排他的否
定論理和演算の結果を第３ＸＮＯＲ出力信号１４ａのＢ
ビットとして出力し、第２ＸＯＲ出力信号１３ａ（ｙビ
ット）とＣＲＣ符号［１６・０］の第１０ビット（Ｌビ
ット）とに対して排他的否定論理和演算を実行してこの
排他的否定論理和演算の結果を第３ＸＮＯＲ出力信号１
４ａのＣビットとして出力し、第２ＸＯＲ出力信号１３
ａ（ｚビット）と第２ＸＮＯＲ出力信号１２ａの最上位
ビットＭＳＢ（Ｈビット）とに対して排他的否定論理和
演算を実行してこの排他的否定論理和演算の結果を第３
ＸＮＯＲ出力信号１４ａのＤビット（ＬＳＢ）として出
力する回路構成となっている。
【００４６】第４ＸＮＯＲゲート１５は、第２ＸＯＲ出
力信号１３ａの各ビットと第１ＸＯＲ出力信号１０ａの
最上位ビットＭＳＢを含む上位３ビットの各ビット及び
ＣＲＣ符号［１６・０］の第１５ビットとに対して所定
の対応関係（ビット順位）に基づく排他的否定論理和演
算を実行してこの排他的否定論理和演算の結果を第４Ｘ
ＮＯＲ出力信号１５ａとして出力する機能を有する論理
素子である。
力信号１３ａの各ビットと第１ＸＯＲ出力信号１０ａの
最上位ビットＭＳＢを含む上位３ビットの各ビット及び
ＣＲＣ符号［１６・０］の第１５ビットとに対して所定
の対応関係（ビット順位）に基づく排他的否定論理和演
算を実行してこの排他的否定論理和演算の結果を第４Ｘ
ＮＯＲ出力信号１５ａとして出力する機能を有する論理
素子である。
【００４７】具体的には、第４ＸＮＯＲゲート１５は、
第２ＸＯＲ出力信号１３ａ（ｗ，ｘ，ｙ，ｚビット）の
各ビットと第１ＸＯＲ出力信号１０ａの最上位ビットＭ
ＳＢ（ｗビット）を含む上位３ビット（ｗ，ｘ，ｙビッ
ト）の各ビット及びＣＲＣ符号［１６・０］の第１５ビ
ット（Ｒビット）とに対して所定の対応関係（ビット順
位）に基づく排他的否定論理和演算を実行してこの排他
的否定論理和演算の結果を第４ＸＮＯＲ出力信号１５ａ
（Ｈ，Ｊ，Ｋ，Ｌビット）として出力するような回路構
成となっている。
第２ＸＯＲ出力信号１３ａ（ｗ，ｘ，ｙ，ｚビット）の
各ビットと第１ＸＯＲ出力信号１０ａの最上位ビットＭ
ＳＢ（ｗビット）を含む上位３ビット（ｗ，ｘ，ｙビッ
ト）の各ビット及びＣＲＣ符号［１６・０］の第１５ビ
ット（Ｒビット）とに対して所定の対応関係（ビット順
位）に基づく排他的否定論理和演算を実行してこの排他
的否定論理和演算の結果を第４ＸＮＯＲ出力信号１５ａ
（Ｈ，Ｊ，Ｋ，Ｌビット）として出力するような回路構
成となっている。
【００４８】すなわち、第４ＸＮＯＲゲート１５は、第
２ＸＯＲ出力信号１３ａのｘビットと第１ＸＯＲ出力信
号１０ａの最上位ビットＭＳＢ（ｗビット）とに対して
排他的否定論理和演算を実行してこの排他的否定論理和
演算の結果を第４ＸＮＯＲ出力信号１５ａのＪビットと
して出力し、第２ＸＯＲ出力信号１３ａのｙビットと第
１ＸＯＲ出力信号１０ａのｘビットとに対して排他的否
定論理和演算を実行してこの排他的否定論理和演算の結
果を第４ＸＮＯＲ出力信号１５ａのＫビットとして出力
し、第２ＸＯＲ出力信号１３ａのｚビットと第１ＸＯＲ
出力信号１０ａのｙビットとに対して排他的否定論理和
演算を実行してこの排他的否定論理和演算の結果を第４
ＸＮＯＲ出力信号１５ａのＬビットとして出力し、第２
ＸＯＲ出力信号１３ａのｗビット（ＭＳＢ）とＣＲＣ符
号［１６・０］の第１５ビット（Ｒビット）とに対して
排他的否定論理和演算を実行してこの排他的否定論理和
演算の結果を第４ＸＮＯＲ出力信号１５ａのＨビットと
して出力するような回路構成となっている。
２ＸＯＲ出力信号１３ａのｘビットと第１ＸＯＲ出力信
号１０ａの最上位ビットＭＳＢ（ｗビット）とに対して
排他的否定論理和演算を実行してこの排他的否定論理和
演算の結果を第４ＸＮＯＲ出力信号１５ａのＪビットと
して出力し、第２ＸＯＲ出力信号１３ａのｙビットと第
１ＸＯＲ出力信号１０ａのｘビットとに対して排他的否
定論理和演算を実行してこの排他的否定論理和演算の結
果を第４ＸＮＯＲ出力信号１５ａのＫビットとして出力
し、第２ＸＯＲ出力信号１３ａのｚビットと第１ＸＯＲ
出力信号１０ａのｙビットとに対して排他的否定論理和
演算を実行してこの排他的否定論理和演算の結果を第４
ＸＮＯＲ出力信号１５ａのＬビットとして出力し、第２
ＸＯＲ出力信号１３ａのｗビット（ＭＳＢ）とＣＲＣ符
号［１６・０］の第１５ビット（Ｒビット）とに対して
排他的否定論理和演算を実行してこの排他的否定論理和
演算の結果を第４ＸＮＯＲ出力信号１５ａのＨビットと
して出力するような回路構成となっている。
【００４９】以上説明したように、第１実施形態のＣＲ
Ｃ演算回路３０によれば、クロックＣｌｏｃｋ１回につ
き１ビットずつのデータ転送処理しか実行しないシフト
レジスタ１６に代えて、巡回冗長検査の演算を組み合わ
せ論理回路のみによって実現することにより、１クロッ
クＣｌｏｃｋサイクルで巡回冗長検査の演算を完了する
ことができるようになり、その結果、巡回冗長検査の演
算の高速化（演算時間の短縮化）を図ることができるよ
うになる。また、巡回冗長検査の演算結果をあらかじめ
剰余テーブル記憶手段（システムメモリ）に格納しテー
ブル参照によって目的とするＣＲＣ計算値を得る装置に
代えて、巡回冗長検査の演算を組み合わせ論理回路のみ
によって実現することにより、有限であるシステムメモ
リの容量の圧迫を回避でき、その結果、システムリソー
スの有効活用を図ることができるようになる。更に加え
て、メモリ参照のための引数演算などに要するシステム
サイクルを省略できるようになり、１クロックＣｌｏｃ
ｋサイクルで巡回冗長検査の演算を完了することができ
るようになる結果、巡回冗長検査の演算の高速化を図る
ことができるようになる。
Ｃ演算回路３０によれば、クロックＣｌｏｃｋ１回につ
き１ビットずつのデータ転送処理しか実行しないシフト
レジスタ１６に代えて、巡回冗長検査の演算を組み合わ
せ論理回路のみによって実現することにより、１クロッ
クＣｌｏｃｋサイクルで巡回冗長検査の演算を完了する
ことができるようになり、その結果、巡回冗長検査の演
算の高速化（演算時間の短縮化）を図ることができるよ
うになる。また、巡回冗長検査の演算結果をあらかじめ
剰余テーブル記憶手段（システムメモリ）に格納しテー
ブル参照によって目的とするＣＲＣ計算値を得る装置に
代えて、巡回冗長検査の演算を組み合わせ論理回路のみ
によって実現することにより、有限であるシステムメモ
リの容量の圧迫を回避でき、その結果、システムリソー
スの有効活用を図ることができるようになる。更に加え
て、メモリ参照のための引数演算などに要するシステム
サイクルを省略できるようになり、１クロックＣｌｏｃ
ｋサイクルで巡回冗長検査の演算を完了することができ
るようになる結果、巡回冗長検査の演算の高速化を図る
ことができるようになる。
【００５０】一方、以上のような回路構成において第１
実施形態のＣＲＣ演算回路３０は、以下に示す第１工程
〜第５工程を実行し、第３ＸＮＯＲ出力信号１４ａの各
ビットをＣＲＣ符号［１６・０］の最上位ビットＭＳＢ
を含む上位第４ビットとしてレジスタ１６の入力段に入
力し、第２ＸＮＯＲ出力信号１２ａの最下位ビットＬＳ
Ｂを含む下位３ビットをＣＲＣ符号［１６・０］の第４
ビット〜第６ビットとしてレジスタ１６の入力段に入力
し、第４ＸＮＯＲ出力信号１５ａの各ビットをＣＲＣ符
号［１６・０］の第７ビット〜第１０ビットとしてレジ
スタ１６の入力段に入力し、第２ＸＯＲ出力信号１３ａ
の各ビットをＣＲＣ符号［１６・０］の最下位ビットＬ
ＳＢを含む下位４ビットとしてレジスタ１６の入力段に
入力してＣＲＣ符号［１６・０］を生成している。
実施形態のＣＲＣ演算回路３０は、以下に示す第１工程
〜第５工程を実行し、第３ＸＮＯＲ出力信号１４ａの各
ビットをＣＲＣ符号［１６・０］の最上位ビットＭＳＢ
を含む上位第４ビットとしてレジスタ１６の入力段に入
力し、第２ＸＮＯＲ出力信号１２ａの最下位ビットＬＳ
Ｂを含む下位３ビットをＣＲＣ符号［１６・０］の第４
ビット〜第６ビットとしてレジスタ１６の入力段に入力
し、第４ＸＮＯＲ出力信号１５ａの各ビットをＣＲＣ符
号［１６・０］の第７ビット〜第１０ビットとしてレジ
スタ１６の入力段に入力し、第２ＸＯＲ出力信号１３ａ
の各ビットをＣＲＣ符号［１６・０］の最下位ビットＬ
ＳＢを含む下位４ビットとしてレジスタ１６の入力段に
入力してＣＲＣ符号［１６・０］を生成している。
【００５１】ここで第１工程は、最初に入力する４ビッ
トの各々と直前のＣＲＣ符号［１６・０］の最上位ビッ
トＭＳＢを含む上位４ビットとの排他的論理和演算を実
行して最新のＣＲＣ符号［１６・０］の第１２ビット〜
第１５ビットを生成する演算工程である。
トの各々と直前のＣＲＣ符号［１６・０］の最上位ビッ
トＭＳＢを含む上位４ビットとの排他的論理和演算を実
行して最新のＣＲＣ符号［１６・０］の第１２ビット〜
第１５ビットを生成する演算工程である。
【００５２】第１工程に続く第２工程は、直前のＣＲＣ
符号［１６・０］の最下位ビットＬＳＢを用いて最新の
ＣＲＣ符号［１６・０］の第１１ビットを生成する演算
工程である。
符号［１６・０］の最下位ビットＬＳＢを用いて最新の
ＣＲＣ符号［１６・０］の第１１ビットを生成する演算
工程である。
【００５３】第２工程に続く第３工程は、直前のＣＲＣ
符号［１６・０］の第８ビット〜第１０ビットを用いて
最新のＣＲＣ符号［１６・０］の第４ビット〜第６ビッ
トを生成する演算工程である。
符号［１６・０］の第８ビット〜第１０ビットを用いて
最新のＣＲＣ符号［１６・０］の第４ビット〜第６ビッ
トを生成する演算工程である。
【００５４】第３工程に続く第４工程は、最新のＣＲＣ
符号［１６・０］の第１２ビット〜第１５ビットに入る
内容と直前のＣＲＣ符号［１６・０］の第１１ビット〜
第１４ビットの内容との排他的否定論理和演算を実行し
て最新のＣＲＣ符号［１６・０］の第７ビット〜第１０
ビットを生成する演算工程である。
符号［１６・０］の第１２ビット〜第１５ビットに入る
内容と直前のＣＲＣ符号［１６・０］の第１１ビット〜
第１４ビットの内容との排他的否定論理和演算を実行し
て最新のＣＲＣ符号［１６・０］の第７ビット〜第１０
ビットを生成する演算工程である。
【００５５】第４工程に続く第５工程は、最新のＣＲＣ
符号［１６・０］の第１２ビット〜第１５ビットの内容
と直前のＣＲＣ符号［１６・０］の第４ビット〜第７ビ
ットの内容との排他的否定論理和演算を実行して最新の
ＣＲＣ符号［１６・０］の第０ビット〜第４ビットを生
成する演算工程である。
符号［１６・０］の第１２ビット〜第１５ビットの内容
と直前のＣＲＣ符号［１６・０］の第４ビット〜第７ビ
ットの内容との排他的否定論理和演算を実行して最新の
ＣＲＣ符号［１６・０］の第０ビット〜第４ビットを生
成する演算工程である。
【００５６】請求項１に記載の発明によれば、クロック
Ｃｌｏｃｋ１回につき１ビットずつのデータ転送処理し
か実行しないシフトレジスタ１６に代えて、ＣＲＣ符号
［１６・０］の演算を行う回路を主として排他的論理和
を用いた組み合わせのみで実行することにより、１クロ
ックＣｌｏｃｋサイクルで巡回冗長検査の演算を完了す
ることができるようになり、その結果、巡回冗長検査の
演算の高速化（演算時間の短縮化）を図ることができる
ようになる。
Ｃｌｏｃｋ１回につき１ビットずつのデータ転送処理し
か実行しないシフトレジスタ１６に代えて、ＣＲＣ符号
［１６・０］の演算を行う回路を主として排他的論理和
を用いた組み合わせのみで実行することにより、１クロ
ックＣｌｏｃｋサイクルで巡回冗長検査の演算を完了す
ることができるようになり、その結果、巡回冗長検査の
演算の高速化（演算時間の短縮化）を図ることができる
ようになる。
【００５７】（第２実施形態）ＣＲＣ演算回路３０の第
２実施形態として、ＣＲＣ生成多項式Ｇ（Ｘ）がＩＴＵ
−Ｔ勧告に示されている多項式Ｇ（Ｘ） Ｇ（Ｘ）＝Ｘ16＋Ｘ12＋Ｘ5＋１ の場合について、以下に示す。
２実施形態として、ＣＲＣ生成多項式Ｇ（Ｘ）がＩＴＵ
−Ｔ勧告に示されている多項式Ｇ（Ｘ） Ｇ（Ｘ）＝Ｘ16＋Ｘ12＋Ｘ5＋１ の場合について、以下に示す。
【００５８】図２に示すようなシフトレジスタによる巡
回冗長検査の演算回路が従来から知られている。図２に
おいて、数字０〜１５までの箱は、例えば、Ｄ型フリッ
プフロップ等の論理素子から構成され、全体としてシフ
トレジスタを構成している。
回冗長検査の演算回路が従来から知られている。図２に
おいて、数字０〜１５までの箱は、例えば、Ｄ型フリッ
プフロップ等の論理素子から構成され、全体としてシフ
トレジスタを構成している。
【００５９】図２の巡回冗長検査の演算回路において
は、左方から入力される入力データ（前述の被演算デー
タ（通信データＩｎｐｕｔ［７・０］）に相当）を最下
位ビットＬＳＢから順に「入力」と示した位置から入力
し、入力のたびにクロックを動作させ、右シフトを行
う。従って１バイト（＝８ビット）の入力データに対し
ては８回のクロック入力を必要とする。
は、左方から入力される入力データ（前述の被演算デー
タ（通信データＩｎｐｕｔ［７・０］）に相当）を最下
位ビットＬＳＢから順に「入力」と示した位置から入力
し、入力のたびにクロックを動作させ、右シフトを行
う。従って１バイト（＝８ビット）の入力データに対し
ては８回のクロック入力を必要とする。
【００６０】しかし、この動作を４ビットずつに区切っ
てみた場合、最下位ビットＬＳＢ側の４ビット（＝最下
位ビットＬＳＢを含む４ビット）のシフト動作が完了し
た時点でのビット列の内容は、それ以前に格納されてい
るＣＲＣ符号ＣＲＣ［１６・０］の内容と、新たに入力
する４ビットの内容のみによって一意に定まることが分
かる。この様子を以下に説明する。
てみた場合、最下位ビットＬＳＢ側の４ビット（＝最下
位ビットＬＳＢを含む４ビット）のシフト動作が完了し
た時点でのビット列の内容は、それ以前に格納されてい
るＣＲＣ符号ＣＲＣ［１６・０］の内容と、新たに入力
する４ビットの内容のみによって一意に定まることが分
かる。この様子を以下に説明する。
【００６１】アンダーライン（１）の部分のレジスタ
（＝第１２〜第１５レジスタ）については、最初に入力
する４ビットとアンダーライン（３）の部分のレジスタ
（＝第０〜第３レジスタ）との単純な排他的論理和ゲー
トＸＯＲとなることがわかる。
（＝第１２〜第１５レジスタ）については、最初に入力
する４ビットとアンダーライン（３）の部分のレジスタ
（＝第０〜第３レジスタ）との単純な排他的論理和ゲー
トＸＯＲとなることがわかる。
【００６２】アンダーライン（４）の部分、すなわち第
１１レジスタの部分については、第１５レジスタの内容
がそのままクロックシフトされる。同様に、アンダーラ
イン（３）の部分のレジスタ（＝第０〜第レジスタ）に
ついてもレジスタ８〜１０の内容がそのままシフトされ
て格納されると考えて良い。
１１レジスタの部分については、第１５レジスタの内容
がそのままクロックシフトされる。同様に、アンダーラ
イン（３）の部分のレジスタ（＝第０〜第レジスタ）に
ついてもレジスタ８〜１０の内容がそのままシフトされ
て格納されると考えて良い。
【００６３】アンダーライン（２）の部分のレジスタ
（＝第７〜第１０レジスタ）については、新たにアンダ
ーライン（１）の部分のレジスタ（＝第１２〜第１５レ
ジスタ）に入る内容と、以前の第１１レジスタ〜１４ま
での内容の排他的否定論理和演算ＸＮＯＲが格納されて
いることになる。これと同様にアンダーライン（３）の
部分のレジスタ（＝第０〜第３レジスタ）についても、
新たにアンダーライン（１）の部分のレジスタ（＝第１
２〜第１５レジスタ）に入る内容と、以前の第４〜第７
レジスタの内容との排他的否定論理和演算ＸＮＯＲにな
ると考えて良い。
（＝第７〜第１０レジスタ）については、新たにアンダ
ーライン（１）の部分のレジスタ（＝第１２〜第１５レ
ジスタ）に入る内容と、以前の第１１レジスタ〜１４ま
での内容の排他的否定論理和演算ＸＮＯＲが格納されて
いることになる。これと同様にアンダーライン（３）の
部分のレジスタ（＝第０〜第３レジスタ）についても、
新たにアンダーライン（１）の部分のレジスタ（＝第１
２〜第１５レジスタ）に入る内容と、以前の第４〜第７
レジスタの内容との排他的否定論理和演算ＸＮＯＲにな
ると考えて良い。
【００６４】これらの関係から、４ビット入力時点での
レジスタ内容は、以前のレジスタ内容と最下位ビットＬ
ＳＢ側４ビットの入力に対する組み合わせ論理回路とし
て構成することができることを示している。さらに、こ
の最下位ビットＬＳＢ側４ビット入力時点での出力値
を、残りの最上位ビットＭＳＢ側４ビット（最上位ビッ
トＭＳＢを含む４ビット）に対する入力として用い、同
様の組み合わせ論理回路をもう一段設ければ、最上位ビ
ットＭＳＢ側４ビットも含めた形で組み合わせ論理回路
が構成できることが分かる。
レジスタ内容は、以前のレジスタ内容と最下位ビットＬ
ＳＢ側４ビットの入力に対する組み合わせ論理回路とし
て構成することができることを示している。さらに、こ
の最下位ビットＬＳＢ側４ビット入力時点での出力値
を、残りの最上位ビットＭＳＢ側４ビット（最上位ビッ
トＭＳＢを含む４ビット）に対する入力として用い、同
様の組み合わせ論理回路をもう一段設ければ、最上位ビ
ットＭＳＢ側４ビットも含めた形で組み合わせ論理回路
が構成できることが分かる。
【００６５】以上に基づいて演算を組み合わせ論理回路
を用いて並列化し、ハードウェア化した場合の論理回路
構成が前述のＣＲＣ演算回路３０（図１）によって実現
できる。
を用いて並列化し、ハードウェア化した場合の論理回路
構成が前述のＣＲＣ演算回路３０（図１）によって実現
できる。
【００６６】図１では、この最下位ビットＬＳＢ側４ビ
ットの入力に対する演算回路が、前述の第１ＸＯＲゲー
ト１０、第１ＸＮＯＲゲート１１及び第２ＸＮＯＲゲー
ト１２にそれぞれ相当し、最上位ビットＭＳＢ側４ビッ
トの入力に対する演算回路が、前述の第２ＸＯＲゲート
１３、第３ＸＮＯＲゲート１４及び第４ＸＮＯＲゲート
１５に、それぞれ相当している。
ットの入力に対する演算回路が、前述の第１ＸＯＲゲー
ト１０、第１ＸＮＯＲゲート１１及び第２ＸＮＯＲゲー
ト１２にそれぞれ相当し、最上位ビットＭＳＢ側４ビッ
トの入力に対する演算回路が、前述の第２ＸＯＲゲート
１３、第３ＸＮＯＲゲート１４及び第４ＸＮＯＲゲート
１５に、それぞれ相当している。
【００６７】図１中レジスタ１６は、巡回冗長検査の演
算結果を保持するレジスタであり、Ｄ型フリップフロッ
プなどで構成される。
算結果を保持するレジスタであり、Ｄ型フリップフロッ
プなどで構成される。
【００６８】この論理回路では、クロックによって動作
する部分が、ＣＲＣ符号（巡回冗長検査符号）の値を保
持する１６ビット幅のレジスタ１本に限定されており、
演算速度は、排他的論理和ゲートＸＯＲ及び排他的否定
論理和演算ＸＮＯＲで構成される組み合わせ論理回路の
出力遅延時間に依存するため、これらの遅延時間の合計
がシステムの１サイクル以内に収まれば、実質的な演算
時間は１サイクルとなる。
する部分が、ＣＲＣ符号（巡回冗長検査符号）の値を保
持する１６ビット幅のレジスタ１本に限定されており、
演算速度は、排他的論理和ゲートＸＯＲ及び排他的否定
論理和演算ＸＮＯＲで構成される組み合わせ論理回路の
出力遅延時間に依存するため、これらの遅延時間の合計
がシステムの１サイクル以内に収まれば、実質的な演算
時間は１サイクルとなる。
【００６９】以上説明したように、第２実施形態によれ
ば、クロックＣｌｏｃｋ１回につき１ビットずつのデー
タ転送処理しか実行しないシフトレジスタ１６に代え
て、ＣＲＣ生成多項式Ｇ（Ｘ）の演算を組み合わせ論理
回路のみによって実現することにより、１クロックＣｌ
ｏｃｋサイクルでＣＲＣ生成多項式Ｇ（Ｘ）の演算を完
了することができるようになり、その結果、ＣＲＣ生成
多項式Ｇ（Ｘ）の演算の高速化（演算時間の短縮化）を
図ることができるようになる。また、ＣＲＣ生成多項式
Ｇ（Ｘ）の演算結果をあらかじめ剰余テーブル記憶手段
（システムメモリ）に格納しテーブル参照によって目的
とするＣＲＣ計算値を得る装置に代えて、ＣＲＣ生成多
項式Ｇ（Ｘ）の演算を組み合わせ論理回路のみによって
実現することにより、有限であるシステムメモリの容量
の圧迫を回避でき、その結果、システムリソースの有効
活用を図ることができるようになる。更に加えて、メモ
リ参照のための引数演算などに要するシステムサイクル
を省略できるようになり、１クロックＣｌｏｃｋサイク
ルでＣＲＣ生成多項式Ｇ（Ｘ）の演算を完了することが
できるようになる結果、ＣＲＣ生成多項式Ｇ（Ｘ）の演
算の高速化を図ることができるようになる。
ば、クロックＣｌｏｃｋ１回につき１ビットずつのデー
タ転送処理しか実行しないシフトレジスタ１６に代え
て、ＣＲＣ生成多項式Ｇ（Ｘ）の演算を組み合わせ論理
回路のみによって実現することにより、１クロックＣｌ
ｏｃｋサイクルでＣＲＣ生成多項式Ｇ（Ｘ）の演算を完
了することができるようになり、その結果、ＣＲＣ生成
多項式Ｇ（Ｘ）の演算の高速化（演算時間の短縮化）を
図ることができるようになる。また、ＣＲＣ生成多項式
Ｇ（Ｘ）の演算結果をあらかじめ剰余テーブル記憶手段
（システムメモリ）に格納しテーブル参照によって目的
とするＣＲＣ計算値を得る装置に代えて、ＣＲＣ生成多
項式Ｇ（Ｘ）の演算を組み合わせ論理回路のみによって
実現することにより、有限であるシステムメモリの容量
の圧迫を回避でき、その結果、システムリソースの有効
活用を図ることができるようになる。更に加えて、メモ
リ参照のための引数演算などに要するシステムサイクル
を省略できるようになり、１クロックＣｌｏｃｋサイク
ルでＣＲＣ生成多項式Ｇ（Ｘ）の演算を完了することが
できるようになる結果、ＣＲＣ生成多項式Ｇ（Ｘ）の演
算の高速化を図ることができるようになる。
【００７０】
【発明の効果】本発明にかかるＣＲＣ演算方法及びＣＲ
Ｃ演算回路によれば、ＣＲＣ演算部分が組み合わせゲー
トによってのみ生成されているため、１クロックでのＣ
ＲＣ演算が可能となる。
Ｃ演算回路によれば、ＣＲＣ演算部分が組み合わせゲー
トによってのみ生成されているため、１クロックでのＣ
ＲＣ演算が可能となる。
【図１】本発明のＣＲＣ演算方法及びこれを実行するＣ
ＲＣ演算回路の一実施形態を説明するための回路図であ
る。
ＲＣ演算回路の一実施形態を説明するための回路図であ
る。
【図２】シフトレジスタを用いた従来技術のＣＲＣの演
算動作を説明するためのデータフロー図である。
算動作を説明するためのデータフロー図である。
【図３】第１従来技術のＣＲＣ演算回路を説明するため
の回路図である。
の回路図である。
【図４】第２従来技術のＣＲＣ演算回路を説明するため
の回路図である。
の回路図である。
【図５】第３従来技術のＣＲＣ演算回路を説明するため
の回路図である。
の回路図である。
【図６】第４従来技術のＣＲＣ演算回路を説明するため
の回路図である。
の回路図である。
１０…第１ＸＯＲゲート １０ａ…第１ＸＯＲ出力信号 １１…第１ＸＮＯＲゲート １１ａ…第１ＸＮＯＲ出力信号 １２…第２ＸＮＯＲゲート １２ａ…第２ＸＮＯＲ出力信号 １３…第２ＸＯＲゲート １３ａ…第２ＸＯＲ出力信号 １４…第３ＸＮＯＲゲート １４ａ…第３ＸＮＯＲ出力信号 １５…第４ＸＮＯＲゲート １５ａ…第４ＸＮＯＲ出力信号 １６…レジスタ ３０…ＣＲＣ演算回路 Ｃｌｏｃｋ…クロック ＣＲＣ［１６・０］…ＣＲＣ符号 Ｇ（Ｘ）…ＣＲＣ生成多項式Ｇ（Ｘ） Ｉｎｐｕｔ［７・０］…被演算データ（通信データ） ＬＳＢ…最下位ビット ＭＳＢ…最上位ビット
Claims (3)
- 【請求項１】 通信データの誤り判定を実行するために
ＣＲＣ符号の演算を行うＣＲＣ演算方法において、 最初に入力する４ビットの各々と直前のＣＲＣ符号の最
上位ビットを含む上位４ビットとの排他的論理和演算を
実行して最新のＣＲＣ符号の第１２ビット乃至第１５ビ
ットを生成する第１工程と、 直前のＣＲＣ符号の最下位ビットを用いて最新のＣＲＣ
符号の第１１ビットを生成する第２工程と、 直前のＣＲＣ符号の第８ビット乃至第１０ビットを用い
て最新のＣＲＣ符号の第４ビット乃至第６ビットを生成
する第３工程と、 最新のＣＲＣ符号の第１２ビット乃至第１５ビットに入
る内容と直前のＣＲＣ符号の第１１ビット乃至第１４ビ
ットの内容との排他的否定論理和演算を実行して最新の
ＣＲＣ符号の第７ビット乃至第１０ビットを生成する第
４工程と、 最新のＣＲＣ符号の第１２ビット乃至第１５ビットの内
容と直前のＣＲＣ符号の第４ビット乃至第７ビットの内
容との排他的否定論理和演算を実行して最新のＣＲＣ符
号の第０ビット乃至第３ビットを生成する第５工程とを
有することを特徴とするＣＲＣ演算方法。 - 【請求項２】 通信データの誤り判定を実行するために
ＣＲＣ符号の演算をハードウェアによって行うＣＲＣ演
算回路において、 巡回冗長検査の演算結果であるＣＲＣ符号を、外部から
入力されるクロックに同期して保持するレジスタと、 被演算データの最下位ビットを含む下位４ビットの各ビ
ットと前記レジスタに保持されている前記ＣＲＣ符号の
最上位ビットを含む上位４ビットの各ビットとに対して
所定の対応関係に基づく排他的論理和演算を実行して当
該排他的論理和演算の結果を第１ＸＯＲ出力信号として
出力する第１ＸＯＲゲートと、 前記第１ＸＯＲ出力信号の各ビットと前記レジスタに保
持されている前記ＣＲＣ符号の第４ビット乃至第７ビッ
トの各ビットとに対して所定の対応関係に基づく排他的
否定論理和演算を実行して当該排他的否定論理和演算の
結果を第１ＸＮＯＲ出力信号として出力する第１ＸＮＯ
Ｒゲートと、 第１ＸＯＲ出力信号の各ビットと前記レジスタに保持さ
れている前記ＣＲＣ符号の第１１ビット乃至第１４ビッ
トの各ビットとに対して所定の対応関係に基づく排他的
否定論理和演算を実行して当該排他的否定論理和演算の
結果を第２ＸＮＯＲ出力信号として出力する第２ＸＮＯ
Ｒゲートと、 被演算データの最上位ビットを含む上位４ビットの各ビ
ットと前記第１ＸＮＯＲ出力信号の各ビットとに対して
所定の対応関係に基づく排他的論理和演算を実行して当
該排他的論理和演算の結果を第２ＸＯＲ出力信号として
出力する第２ＸＯＲゲートと、 前記第２ＸＯＲ出力信号の各ビットと前記ＣＲＣ符号の
第８ビット乃至第１０ビットの各ビット及び前記第２Ｎ
ＸＯＲ出力信号の最上位ビットとに対して所定の対応関
係に基づく排他的否定論理和演算を実行して当該排他的
否定論理和演算の結果を第３ＸＮＯＲ出力信号として出
力する第３ＸＮＯＲゲートと、 前記第２ＸＯＲ出力信号の各ビットと前記第１ＸＯＲ出
力信号の最上位ビットを含む上位３ビットの各ビット及
び前記ＣＲＣ符号の第１５ビットとに対して所定の対応
関係に基づく排他的否定論理和演算を実行して当該排他
的否定論理和演算の結果を第４ＸＮＯＲ出力信号として
出力する第４ＸＮＯＲゲートとを有し、 前記第３ＸＮＯＲ出力信号の各ビットを前記ＣＲＣ符号
の最上位ビットを含む上位第４ビットとして前記レジス
タの入力段に入力し、前記第２ＸＮＯＲ出力信号の最下
位ビットを含む下位３ビットを前記ＣＲＣ符号の第４ビ
ット乃至第６ビットとして前記レジスタの入力段に入力
し、前記第４ＸＮＯＲ出力信号の各ビットを前記ＣＲＣ
符号の第７ビット乃至第１０ビットとして前記レジスタ
の入力段に入力し、前記第２ＸＯＲ出力信号の各ビット
を前記ＣＲＣ符号の最下位ビットを含む下位４ビットと
して前記レジスタの入力段に入力するように構成されて
いることを特徴とするＣＲＣ演算回路。 - 【請求項３】 通信データの誤り判定を実行するために
ＣＲＣ符号の演算をハードウェアによって行うＣＲＣ演
算回路において、 ＩＴＵ−Ｔ勧告に示されているＣＲＣ生成多項式Ｇ
（Ｘ） Ｇ（Ｘ）＝Ｘ16＋Ｘ12＋Ｘ5＋１ に基づいてＣＲＣ符号の演算を実行する際、 巡回冗長検査の演算結果であるＣＲＣ符号を、外部から
入力されるクロックに同期して保持し、入力段に入力さ
れる被演算データの最下位ビットを含む下位４ビットの
各ビットと前記保持されている前記ＣＲＣ符号の最上位
ビットを含む上位４ビットの各ビットとに対して所定の
対応関係に基づく排他的論理和演算を実行して当該排他
的論理和演算の結果を第１ＸＯＲ出力信号として出力
し、 前記第１ＸＯＲ出力信号の各ビットと前記レジスタに保
持されている前記ＣＲＣ符号の第４ビット乃至第７ビッ
トの各ビットとに対して所定の対応関係に基づく排他的
否定論理和演算を実行して当該排他的否定論理和演算の
結果を第１ＸＮＯＲ出力信号として出力し、 第１ＸＯＲ出力信号の各ビットと前記保持されている前
記ＣＲＣ符号の第１１ビット乃至第１４ビットの各ビッ
トとに対して所定の対応関係に基づく排他的否定論理和
演算を実行して当該排他的否定論理和演算の結果を第２
ＸＮＯＲ出力信号として出力し、 被演算データの最上位ビットを含む上位４ビットの各ビ
ットと前記第１ＸＮＯＲ出力信号の各ビットとに対して
所定の対応関係に基づく排他的論理和演算を実行して当
該排他的論理和演算の結果を第２ＸＯＲ出力信号として
出力し、 前記第２ＸＯＲ出力信号の各ビットと前記ＣＲＣ符号の
第８ビット乃至第１０ビットの各ビット及び前記第２Ｎ
ＸＯＲ出力信号の最上位ビットとに対して所定の対応関
係に基づく排他的否定論理和演算を実行して当該排他的
否定論理和演算の結果を第３ＸＮＯＲ出力信号として出
力し、 前記第２ＸＯＲ出力信号の各ビットと前記第１ＸＯＲ出
力信号の最上位ビットを含む上位３ビットの各ビット及
び前記ＣＲＣ符号の第１５ビットとに対して所定の対応
関係に基づく排他的否定論理和演算を実行して当該排他
的否定論理和演算の結果を第４ＸＮＯＲ出力信号として
出力し、 前記第３ＸＮＯＲ出力信号の各ビットを前記ＣＲＣ符号
の最上位ビットを含む上位第４ビットとして前記レジス
タの入力段に入力し、前記第２ＸＮＯＲ出力信号の最下
位ビットを含む下位３ビットを前記ＣＲＣ符号の第４ビ
ット乃至第６ビットとして前記レジスタの入力段に入力
し、前記第４ＸＮＯＲ出力信号の各ビットを前記ＣＲＣ
符号の第７ビット乃至第１０ビットとして前記レジスタ
の入力段に入力し、前記第２ＸＯＲ出力信号の各ビット
を前記ＣＲＣ符号の最下位ビットを含む下位４ビットと
して前記入力段に入力するように構成されていることを
特徴とするＣＲＣ演算回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10167595A JP2000004169A (ja) | 1998-06-15 | 1998-06-15 | Ｃｒｃ演算方法及びｃｒｃ演算回路 |
| US09/342,153 US6370667B1 (en) | 1998-06-15 | 1999-06-15 | CRC operating calculating method and CRC operational calculation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10167595A JP2000004169A (ja) | 1998-06-15 | 1998-06-15 | Ｃｒｃ演算方法及びｃｒｃ演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000004169A true JP2000004169A (ja) | 2000-01-07 |
Family
ID=15852687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10167595A Pending JP2000004169A (ja) | 1998-06-15 | 1998-06-15 | Ｃｒｃ演算方法及びｃｒｃ演算回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6370667B1 (ja) |
| JP (1) | JP2000004169A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002261624A (ja) * | 2001-03-05 | 2002-09-13 | Nec Corp | 巡回冗長検査演算方法及び巡回冗長検査演算回路 |
| JP2006335992A (ja) * | 2005-06-06 | 2006-12-14 | Kobe Steel Ltd | 炭化水素系樹脂の撥水化方法 |
| JP2010016751A (ja) * | 2008-07-07 | 2010-01-21 | Rohm Co Ltd | Ｃｒｃ演算回路、シリアルインタフェイス装置、画像形成装置 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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