JPH0397184A - Address signal recording system - Google Patents

Abstract

PURPOSE:To provide an address in an excellent way with simple constitution by arranging an identification signal inserted intermittently according to predetermined pattern. CONSTITUTION:A timing signal from a timing generating circuit 5 is fed to a readout address generating circuit 7 and an address generated from the readout address generating circuit 7 is fed to an identification signal memory 9. Then a 1-bit control signal is outputted from the memory 9 according to a predetermined pattern corresponding to each horizontal period of the signal read from a recording memory 3. On the other hand, two kinds of synchronizing signals whose polarity is inverted to each other are outputted from synchronizing signal generating circuits 10, 11, the synchronizing signals are selected by a control signal from the memory 9 at a switch 12, the selected synchronizing signal is fed to an adder 8, from which a signal inserted with the identification signal is extracted. Thus, the address is given to each unit of the information signal and the address is provided in an excellent way with simple constitution.

Description

【発明の詳細な説明】 〔産業上め利用分野〕 本発明は、例えばＶＴＲに記録される映像信号の水平期
間ごとにアドレスを付与する場合等に用いられるアドレ
ス信号記録方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an address signal recording method used, for example, when assigning an address to each horizontal period of a video signal recorded on a VTR.

〔発明の概要〕[Summary of the invention]

本発明はアドレス信号記録方式に関し、間欠に挿入され
る識別信号をあらかじめ定めた所定のパターンに従って
配列することにより、簡単な構戒で良好なアドレスの付
与が行われるようにするものである。The present invention relates to an address signal recording system, and by arranging intermittently inserted identification signals according to a predetermined pattern, good addresses can be assigned with simple precautions.

〔従来の技術〕[Conventional technology]

例えばハイビジョンのＭＵＳＩＩＪ式ＶＴＲ！，：おい
て、記録される映像信号の水平期間ごとにアドレスを付
与することが行われている。For example, a high-definition MUSIIJ-style VTR! , :, an address is assigned to each horizontal period of the recorded video signal.

その場合に従来は、 ■　水平期間ごとに１ビットの識別信号を用いて任意の
水平期間ごとに識別信号を反転して基準とし、その間は
内挿によってアドレスを付与する。In this case, conventionally, (1) a 1-bit identification signal is used for each horizontal period, the identification signal is inverted every arbitrary horizontal period and used as a reference, and addresses are assigned by interpolation during that period.

■　水平期間ごとに複数ビットの識別信号を用いて各水
平期間ごとにアドレスを付与する。■ An address is assigned to each horizontal period using a multi-bit identification signal for each horizontal period.

などの方式が考えられている。The following methods are being considered.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかしながら上述の内、■の方式では外乱に対してアド
レスの再現性が悪い。However, among the above methods, the method (2) has poor address reproducibility with respect to disturbances.

また■の方式では複数ビットとするために記録効率が悪
い、などの問題点があった。In addition, the method (2) has problems such as poor recording efficiency due to the use of multiple bits.

なお上述のＭ　Ｕ　Ｓ　Ｅ方式ＶＴＲにおいては、水平
同期信号に３値信号を用いるため、特にその極性を反転
して１ビットの識別信号を形戊するのに好適である。In the above-mentioned MUSE type VTR, since a ternary signal is used as the horizontal synchronizing signal, it is particularly suitable for inverting the polarity to form a 1-bit identification signal.

この出願はこのような点に鑑みてなされたもので、簡単
な構或で良好なアドレスの付与が行われるようにするも
のである。This application has been made in view of these points, and is intended to enable good address assignment with a simple structure.

〔課題を解決するための手段〕[Means to solve the problem]

本発明は、情報信号に間欠に挿入される識別信号（水平
同期信号）をあらかじめ定めた所定のパターン（識別信
号メモ’Ｊ（９））に従って配列し、再生時連続する複
数の上記識別信号から上記所定のパターンを用いて判別
を行うことによってアドレスを検出することができるよ
うにしたアドレス信号記録方式である。The present invention arranges identification signals (horizontal synchronization signals) that are intermittently inserted into information signals according to a predetermined pattern (identification signal memo 'J(9)), and selects a plurality of continuous identification signals during reproduction. This is an address signal recording method in which an address can be detected by making a determination using the above-mentioned predetermined pattern.

〔作用〕[Effect]

これによれば、識別信号をあらかじめ定めた所定のパタ
ーンに従って配列すると共に、連続する複数の識別信号
から所定のパターンを用いて判別を行うことによって、
１ビットの識別信号の挿入される情報信号の単位ごとに
アドレスを付与することができ、簡単な構或で良好なア
ドレスの付与を行うことができる。According to this, by arranging the identification signals according to a predetermined pattern and performing discrimination from a plurality of consecutive identification signals using the predetermined pattern,
An address can be assigned to each unit of information signal into which a 1-bit identification signal is inserted, and good addresses can be assigned with a simple structure.

〔実施例〕〔Example〕

まず以下の実施例は、例えば、ＭＵＳＥ方式ＶＴＲにお
いて、有効画面の１１００の水平期間を２７５ずつ４つ
のセグメント（α・β・Ｔ・δ）に分割しそれぞれのト
ラックに記録すると共に、各水平期間ごとにＯ〜７の８
通りのアドレスを付与する場合で、全体としてα０〜δ
７の３２通りのアドレスが設けられる。そして実施例の
ＶＴＲでは回転ドラムのジッター戒分は８水平期間以下
とすることができ、このドラムの回転位相と上述のアド
レスによって、ｌ１００の水平期間に対する絶対アドレ
スが形戊されるものである。First, in the following embodiment, for example, in a MUSE system VTR, 1100 horizontal periods of an effective screen are divided into 4 segments (α, β, T, δ) of 275 each and recorded on each track, and each horizontal period O~7 for every 8
When assigning a street address, α0 to δ as a whole
7, 32 types of addresses are provided. In the VTR of this embodiment, the jitter distribution of the rotating drum can be set to 8 horizontal periods or less, and the absolute address for the 1100 horizontal periods is determined by the rotational phase of this drum and the above-mentioned address.

以下図面を参照して説明するに、第１図は記録系のブロ
ック図を示す。The following description will be made with reference to the drawings. FIG. 1 shows a block diagram of the recording system.

この図において（１）はビデオ信号の入力端子であって
、この入力端子（１）に供給されたビデオ信号はＡ／Ｄ
変換回路（２）でディジタル化されて記録メモリ（３）
の書込データ入力に供給される。それと共に人力端子（
１）に供給されたビデオ信号は同期信号検出回路（４）
に供給されて水平及び垂直の同期信号が検出され、この
検出信号がタイミング発生回路（５）に供給される。そ
してこのタイミング発生回路（５）からのタイミング信
号が書込アドレス発生回路（６）に供給され、ここで発
生されたアドレスが記録メモリ（３）の書込アドレス入
力に供給されて、上述の書込データ入力に供給された信
号が所定のアドレスに記憶される。In this figure, (1) is the input terminal of the video signal, and the video signal supplied to this input terminal (1) is connected to the A/D
Digitized by conversion circuit (2) and recorded in memory (3)
is supplied to the write data input. At the same time, the human power terminal (
The video signal supplied to 1) is sent to the synchronization signal detection circuit (4)
horizontal and vertical synchronization signals are detected, and this detection signal is supplied to a timing generation circuit (5). The timing signal from this timing generation circuit (5) is then supplied to the write address generation circuit (6), and the address generated here is supplied to the write address input of the recording memory (3), and the above-mentioned write address is supplied to the write address input of the recording memory (3). The signal applied to the input data input is stored at a predetermined address.

さらにタイミング発生回路（５）からのタイミング信号
が続出アドレス発生回路（７）に供給され、ここで発生
されたアドレスが記録メモリ（３）の読出アドレス入力
に供給される。これによって記録メモリ（３）に記憶さ
れた信号が所定の順序で読出され、この読出された信号
は加算器（８）に供給される。Furthermore, the timing signal from the timing generation circuit (5) is supplied to the successive address generation circuit (7), and the address generated here is supplied to the read address input of the recording memory (3). As a result, the signals stored in the recording memory (3) are read out in a predetermined order, and the read signals are supplied to the adder (8).

それと共に、続出アドレス発生回路（７）で発生された
アドレスが識別信号メモリ（９）に供給される。At the same time, the address generated by the successive address generation circuit (7) is supplied to the identification signal memory (9).

これによってこのメモリ（９）からは、記録メモリ（３
）から読出される信号の各水平期間に対応して、後述す
るあらかじめ定められた所定のパターンに従った１ビッ
トの制御信号が出力される。一方同期信号発生回路（１
０）　（１１）から゛は互いに極性の反転された２種類
の同期信号が出力される。そしてこれらの同期信号がス
イッチ（１２〉にてメモリ（９）からの制御信号で選択
され、この遺択された同期信号が加算器（８）に供給さ
れる。As a result, the recording memory (3) is transferred from this memory (9) to the recording memory (3).
) A 1-bit control signal according to a predetermined pattern, which will be described later, is output corresponding to each horizontal period of the signal read out from the signal. On the other hand, the synchronization signal generation circuit (1
0) From (11), two types of synchronization signals with mutually inverted polarities are output. These synchronization signals are selected by a switch (12) using a control signal from the memory (9), and the selected synchronization signal is supplied to an adder (8).

これによって加算器（８）からは、記録メモリ（３）か
ら読出される信号の各水平期間ごとに、極性反転された
同期信号からなる識別信号の挿入された信号が取出され
る。As a result, a signal in which an identification signal consisting of a synchronization signal whose polarity has been inverted is extracted from the adder (8) for each horizontal period of the signal read from the recording memory (3).

この加算器（８）からの信号がＤ／Ａ変換回路（ｌ３〉
でアナログ化される。この信号がエンファシス回路（１
４）及び変調回路（１５）に供給され、所定の変調され
た記録信号が記録アンプ（１６）を通じて回転ヘッド（
ｌ７）に供給される。さらに上述のタイミング発生回路
（５）からのタイミング信号がドラムモータ（１８）に
供給されて、回転ヘッド（１７〉が所定の記録信号に同
期して駆動される。The signal from this adder (8) is sent to the D/A conversion circuit (13)
converted to analog. This signal is the emphasis circuit (1
4) and a modulation circuit (15), and a predetermined modulated recording signal is sent to the rotary head (
l7). Further, a timing signal from the above-mentioned timing generation circuit (5) is supplied to the drum motor (18), and the rotary head (17>) is driven in synchronization with a predetermined recording signal.

これによってテーブ（１９〉上には、例えば第２図に示
すように水平同期信号（縦線で示す〉が並ぶように信号
の記録が行われると共に、これらの各水平期間の始端側
（左側）の水平同期信号が図中に“０”１″で示す識別
信号となるように極性反転される。As a result, signals are recorded on the table (19) in such a way that the horizontal synchronizing signals (indicated by vertical lines) are lined up as shown in Figure 2, and the starting end side (left side) of each of these horizontal periods is The polarity of the horizontal synchronizing signal is inverted so that it becomes an identification signal indicated by "0" and "1" in the figure.

なおここで識別信号の極性反転のパターンは上述のあら
かじめ定めた所定のパターンであって、例えば第１のセ
グメント（トラック）αでは″０１０１００００” 第２のセグメントβでは “１１０１１０００″ 第３のセグメントγでは “１１００１００１″ 第４のセグメントδでは ″１１１０１０１１　’ がそれぞれ８水平期間毎に繰返されるようになっている
。Note that the polarity reversal pattern of the identification signal is the above-described predetermined pattern, for example, "01010000" for the first segment (track) α, "11011000" for the second segment β, and "11011000" for the third segment γ. In the fourth segment δ, "11001001" and "11101011'" are repeated every 8 horizontal periods.

すなわち上述の識別信号メモリ（９）において、続出ア
ドレス発生回路（７）からの水平期間に相当する部分（
０〜１０９９　）がアドレス入力に供給され、この内の
０〜２７４の期間はセグメントαのパターンが順次出力
され、２７５〜５４９　の期間はセグメントβのパター
ンが順次出力され、“５５０〜８２４の期間はセグメン
トＴのパターンが順次出力され、８２５〜１０９９の期
間はセグメントδのパターンが順次出力される。That is, in the above-mentioned identification signal memory (9), the portion corresponding to the horizontal period from the successive address generation circuit (7) (
0 to 1099) are supplied to the address input, during the period 0 to 274, the pattern of segment α is sequentially output, during the period 275 to 549, the pattern of segment β is sequentially output, and during the period 550 to 824, the pattern of segment α is sequentially output. In the period 825 to 1099, the pattern of segment T is sequentially output, and the pattern of segment δ is sequentially output in the period 825 to 1099.

これによって情報信号に間欠に挿入される識別信号があ
らかじめ定めた所定のパターンに従って配列される。As a result, the identification signals that are intermittently inserted into the information signal are arranged according to a predetermined pattern.

次に第３図は再生系のブロック図を示す。Next, FIG. 3 shows a block diagram of the reproduction system.

この図において、テーブ（１９〉に記録された信号が回
転ヘッド（１７〉で再生されると共にこのときドラムモ
ータ（１８）は続出制御部〈２０〉からの信号に同期し
て駆動されている。この回転ヘッド（１７）からの信号
が再生アンプ（２１）を通じて復調回路（２２〉及びデ
ィエンファシス回路（２３）に供給され、所定の復調さ
れた信号がＡ／Ｄ変換回路（２４〉に供給される。そし
てこのＡ／Ｄ変換回路（２４〉でディジタル化された信
号がファーストイン・ファーストアウ｝　（ＦＩＦＯ）
形式に構威された４水平期間分のメモ’Ｊ　（２５）を
通じて再生メモ！Ｊ　（２６）の書込データ入力に供給
される。In this figure, the signals recorded on the tape (19) are reproduced by the rotary head (17), and at this time the drum motor (18) is driven in synchronization with the signal from the output control section (20). The signal from this rotating head (17) is supplied to a demodulation circuit (22> and a de-emphasis circuit (23) through a reproducing amplifier (21), and a predetermined demodulated signal is supplied to an A/D conversion circuit (24). Then, the signal digitized by this A/D conversion circuit (24) is first-in/first-out (FIFO).
Replay memo through 4 horizontal periods of memo 'J (25) organized in format! Supplied to the write data input of J (26).

またディエンファシス回路（２３）からの信号が同期信
号検出回路（２７）に供給されて、再生信号中の水平同
期信号が検出されると共に、その極性が判別される。こ
の検出された水平同期信号が再生ＰＬＬ回路（２８〉に
供給されて、水平同期信号に位相ロックされたクロック
信号、水平同期信号及び位相ロックの判別信号が形戒さ
れる。Further, the signal from the de-emphasis circuit (23) is supplied to the synchronization signal detection circuit (27), which detects the horizontal synchronization signal in the reproduced signal and determines its polarity. The detected horizontal synchronization signal is supplied to a reproduction PLL circuit (28), and a clock signal phase-locked to the horizontal synchronization signal, a horizontal synchronization signal, and a phase lock determination signal are output.

一方検出回路（２７）からの同期極性判別出力が５段の
シフトレジスタ（２９〉に供給されると共に、このシフ
トレジスタ（２９）のクロック入力にＰＬＬ（２８〉か
らの水平同期信号が供給される。これによってシフトレ
ジスタ（２９〉の各段には、５個の連続した水平同期信
号の極性が記憶される。このシフトレジスタ（２９）の
各段の信号が識別信号再生メモリ（３０〉のアドレス入
力に供給される。On the other hand, the synchronization polarity determination output from the detection circuit (27) is supplied to a five-stage shift register (29>), and the horizontal synchronization signal from the PLL (28>) is supplied to the clock input of this shift register (29). As a result, each stage of the shift register (29>) stores the polarity of five consecutive horizontal synchronizing signals.The signals at each stage of this shift register (29) are stored at the address of the identification signal reproduction memory (30>). supplied to the input.

ここで記録された識別信号のパターンが上記の如くであ
った場合に、通常再生及びそれに近い低速のピクチャー
サーチモードにおいて、同セグメント内の連続５個の水
平同期信号が再生され、すなわち再生パターンが［（０
．　　−４）．　（０，　−３）．　（０．　−２）（
０．　−１），　（０．　０）　）としたときの、識別
信号（同期極性）列は各セグメント及び０〜７の水平期
間ごとに変化され、その信号列とセグメント及びアドレ
スとの対応テーブルは次のようになる。If the pattern of the identification signal recorded here is as described above, in normal playback and a low-speed picture search mode close to normal playback, five consecutive horizontal synchronization signals in the same segment are played back, that is, the playback pattern is [(0
．． -4). (0, -3). (0.-2)(
0. -1), (0.0)), the identification signal (synchronization polarity) string is changed for each segment and each horizontal period from 0 to 7, and the correspondence table between the signal string, segment, and address is as follows. become that way.

ｏｏｏｏｏ→α０．　００００１→α１．　０００１０
→α２，　０００１１→βｌ，００１００→γ６．　０
０１０１→α３．　００１１０→β２．００１１１→γ
１，０１０００→α６，　０１００１→ｒ　７，　０１
０１０→α４，０１０１１→δ７，０１１００→β６．
　０１１０１→β３，　０１１１０→ｒ２．ｏ１１１１
→δ１．１００００→α７．　１０００１→β０，　１
００１０　−　ｒ５．　１００１１→γ０．１０１００
→α５．　１０１０１→δ６，　１０１１０→β５．　
１０１１１→δ０，１１０００→β７．１１００１→γ
４，　１１０１０→δ５．　１１０１１→β４，１１１
００→γ３，１１１０１→δ４．　１１１１０→δ３．
１１１１１→δ２。ooooo→α0. 00001→α1. 00010
→ α2, 00011 → βl, 00100 → γ6. 0
0101→α3. 00110→β2.00111→γ
1,01000→α6, 01001→r 7, 01
010→α4,01011→δ7,01100→β6.
01101→β3, 01110→r2. o1111
→δ1.10000→α7. 10001→β0, 1
0010-r5. 10011→γ0.10100
→α5. 10101→δ6, 10110→β5.
10111→δ0,11000→β7.11001→γ
4, 11010→δ5. 11011→β4,111
00→γ3, 11101→δ4. 11110→δ3.
11111→δ2.

そしてこのシフトレジスタ（２９）の各段の信号がメモ
リ（３０〉のアドレス入力に供給されると共に、ドラム
（回転へノド（１７）　）の回転位相が検出され、この
回転位相が組合されることによって０〜１０９９の水平
期間の絶対アドレスが求められる。The signals from each stage of this shift register (29) are supplied to the address input of the memory (30), and the rotational phase of the drum (rotation throat (17)) is detected, and these rotational phases are combined. The absolute address of the horizontal period from 0 to 1099 is determined by

すなわち続出制御部（２０）からの基準の水平同期信号
がカウンタ（３１）で計数されると共に、基準のトラッ
クパルスがカウンタ（３１）のクリア端子に供給されて
、各トラック（セグメント〉ごとに０〜２７４のドラム
の回転位相による水平アドレスが形或される。このカウ
ンタ（３１）の計数値がメモリ（３０）のアドレス入力
に供給される。That is, the reference horizontal synchronizing signal from the successive control unit (20) is counted by the counter (31), and the reference track pulse is supplied to the clear terminal of the counter (31), so that each track (segment) is reset to zero. A horizontal address is formed by the rotational phase of the drum of .about.274.The count value of this counter (31) is fed to the address input of the memory (30).

ここでこのメモリ（３０）には、シフトレジスタ（２９
〉の各段の信号とカウンタ（３ｌ）の計数値に対応して
第４図に示すようにアドレスデータが記憶されている。Here, this memory (30) has a shift register (29).
As shown in FIG. 4, address data is stored in correspondence with the signals of each stage of the circuit and the count value of the counter (3l).

なお各シフトレジスタ（２９）の各段の信号に対してカ
ウンタ（３１〉の計数値に８個ずつの幅が持たされるこ
とによって、上述の回転ドラムのジッター戊分の吸収が
行われる。Note that the above-mentioned jitter of the rotating drum is absorbed by giving a width of 8 to the count value of the counter (31) for each stage signal of each shift register (29).

このメモリ（３０）からの出力データがカウンタ（３２
）のプリセット人力に供給される。The output data from this memory (30) is sent to the counter (32).
) is supplied with preset human power.

またＰ　Ｌ　Ｌ　（２ｇ）からのロック判別信号が６段
のシフトレジスタ（３３）に供給されると共に、ＰＬＬ
（２８）からの水平同期信号がシフトレジスタ（３３）
のクロック人力に供給される。このシフトレジスタ（３
３）の各段の信号がアンド回路（３４）に供給される。In addition, the lock determination signal from PLL (2g) is supplied to the 6-stage shift register (33), and the PLL
The horizontal synchronization signal from (28) is transferred to the shift register (33)
The clock is supplied by human power. This shift register (3
The signals of each stage of 3) are supplied to an AND circuit (34).

これによってアンド回路（３４）からはＰ’　Ｌ　Ｌ　
（２ｇ）が６水平期間以上連続して位相ロックしていた
ときに“１”の信号が取出される。As a result, the AND circuit (34) outputs P' L L
(2g) is phase-locked for six or more horizontal periods continuously, a signal of "1" is taken out.

このアンド回路（３４）からの信号がカウンタ（３２）
のプリセットを可とする制御端子に供給される。The signal from this AND circuit (34) is sent to the counter (32)
is supplied to a control terminal that allows presetting of

またＰ　Ｌ　Ｌ（２８）からの水平同期信号が上述のメ
モリ（２５〉を通じてカウンタ（３２）のクロック端子
に供給される。これによってカウンタ（３２〉からは、
メモリ（３０）からのアドレスが正しいと見倣されると
きにそのアドレスがプリセットされて出力され、アドレ
スが不正と見倣されたときは前回のアドレスがメモＩＪ
（２５）からの水平同期信号で１ずつ増加されて出力さ
れる。Further, the horizontal synchronization signal from PLL (28) is supplied to the clock terminal of the counter (32) through the above-mentioned memory (25>. As a result, from the counter (32>)
When the address from the memory (30) is found to be correct, that address is preset and output; when the address is found to be incorrect, the previous address is stored in the memo IJ.
It is incremented by 1 with the horizontal synchronization signal from (25) and output.

このカウンタ（３２）からの信号が書込アドレス発生回
路（３５）に供給される。またＰ　Ｌ　Ｌ　（２８）か
らのクロック信号が書込アドレス発生回路（３５〉に供
給されて、上述のセグメント及び水平期間のアドレス（
０〜１０９９　’）と各水平期間中の画素アドレスが発
生され、これらの書込アドレスが再生メモリ（２６）の
書込アドレス入力に供給される。さらにＰＬＬ（２ｇ）
からのクロック信号がメモＩＪ（２６）の書込クロック
入力に供給されると共に、ＰＬＬ（２８）からのロック
判別信号がメモ！Ｊ　（２５）を通じてメモリ（２６〉
のライトイネーブル端子に供給される。A signal from this counter (32) is supplied to a write address generation circuit (35). In addition, the clock signal from PLL (28) is supplied to the write address generation circuit (35), and the address (
0 to 1099') and pixel addresses during each horizontal period are generated and these write addresses are supplied to the write address input of the playback memory (26). Plus PLL (2g)
The clock signal from Memo! is supplied to the write clock input of Memo IJ (26), and the lock determination signal from PLL (28) is supplied to Memo! Memory (26〉) through J (25)
is supplied to the write enable terminal of

これによって再生信号中の各水平期間のアドレスが検出
され、このアドレスに従った再生メモリ（２６〉への書
込が行われる。As a result, the address of each horizontal period in the reproduction signal is detected, and writing to the reproduction memory (26>) is performed according to this address.

以下さらにタイムチャートを用いて説明するに、まず第
５図は途中にドロップアウトを生じている場合である。The following will further explain using time charts. First, FIG. 5 shows a case where a dropout occurs midway.

この図において、Ａは例えばディエンファシス回路（２
３）の出力に得られる再生ビデオ信号であって、図示の
様に第１４水平期間から第１７水平期間の間でドロップ
アウトが生じている。これによって同期信号検出回路（
２７〉からは同図Ｂに示すような水平同期信号と同図Ｃ
に示すような同期信号の極性判別出力が取出される。さ
らにＰＬＬ　（２ｇ）からは同図Ｄに示すような水平同
期信号と同図Ｅに示すようなロック判別出力が取出され
る。In this figure, A is, for example, a de-emphasis circuit (2
In the reproduced video signal obtained as the output of 3), dropout occurs between the 14th horizontal period and the 17th horizontal period as shown in the figure. This allows the synchronization signal detection circuit (
27>, a horizontal synchronizing signal as shown in figure B and a horizontal synchronizing signal as shown in figure C
The polarity determination output of the synchronization signal as shown in is extracted. Further, from the PLL (2g), a horizontal synchronizing signal as shown in D in the same figure and a lock determination output as shown in E in the same figure are taken out.

これによってシフトレジスタ（３３）には同図Ｆに示す
ように各段の信号が形戊され、アンド回路（３４〉から
同図Ｇに示すような信号が取出される。一方、シフトレ
ジスタ（２９〉には同図Ｈに示すように各段の信号が形
或されている。また続出制御部（２０〉からは同図Ｉに
示すようなトラックパルスと同図Ｊに示すような基準の
水平同期信号が取出される。As a result, the signals of each stage are formed in the shift register (33) as shown in F in the figure, and the signals as shown in G in the figure are taken out from the AND circuit (34>.On the other hand, the shift register (29) 〉 has signals for each stage as shown in H in the same figure.In addition, a continuous control section (20〉) outputs track pulses as shown in I in the same figure and reference horizontal signals as shown in J in the same figure. A synchronization signal is extracted.

これによってカウンタ（３１）には同図Ｋに示すような
計数値が形威される。そしてメモリ（３０〉からは同図
Ｌに示すようなアドレスが取出され、このアドレスがカ
ウンタ（３２）にて同図Ｍに示すように補間される。こ
のアドレスがメモリ（２６）に供給されると共に、同図
Ｎに示すような４水平期間遅延されたライトイネーブル
信号と同図○に示すような４水平期間遅延された再生ビ
デオ信号がメモリ（２６〉に供給されて、書込が行われ
る。As a result, the counter (31) displays a count value as shown in K in the figure. Then, an address as shown in Figure L is taken out from the memory (30), and this address is interpolated by a counter (32) as shown in Figure M. This address is supplied to the memory (26). At the same time, a write enable signal delayed by 4 horizontal periods as shown in N in the same figure and a playback video signal delayed by 4 horizontal periods as shown in ○ in the same figure are supplied to the memory (26), and writing is performed. .

また第６図は途中でトラックジャンプを生じている場合
で、この場合も主な動作は上述と同様であるが、トラッ
クジャンプ以降はＡ，Ｃ等の値が変化している。そして
この場合も上述と同様に再生信号中のアドレスが検出さ
れて、再生メモリ（２６〉への書込が行われる。Further, FIG. 6 shows a case where a track jump occurs midway; in this case as well, the main operations are the same as described above, but after the track jump, the values of A, C, etc. change. In this case as well, the address in the reproduction signal is detected and written into the reproduction memory (26>) in the same manner as described above.

そしてさらに上述のブロック図において、続出制御部（
２０）からの信号が続出アドレス発生回路（３６〉に供
給され、ここで発生されたアドレスが再生メモ’Ｊ　（
２６）の続出アドレス入力に供給されると共に、制御部
（２０〉からの信号が続出クロック入力に供給される。Furthermore, in the above block diagram, the successive control section (
The signal from 20) is supplied to the successive address generation circuit (36), and the address generated here is used as the playback memo 'J (
26), and a signal from the control unit (20>) is supplied to the successive clock input.

これによって再生メモリ（２６）から読出された信号が
Ｄ／Ａ変換回路（３７〉を通じてビデオ信号の出力端子
（３８〉に取出される。Thereby, the signal read from the reproduction memory (26) is taken out to the video signal output terminal (38>) through the D/A conversion circuit (37>).

なお上述の装置において、再生時のドロップアウトまた
はトラックジャンプの直前の第１４水平期間は多少乱れ
た信号がメモＩＪ（２６）に書込まれるおそれがあるが
、これは別にドロップアウト補償回路からのドロップア
ウト検出信号等を用いて除くことができる。In the above-mentioned apparatus, there is a possibility that a somewhat disturbed signal may be written to the memo IJ (26) during the 14th horizontal period immediately before a dropout or track jump during playback, but this is not the case because the signal from the dropout compensation circuit is This can be removed using a dropout detection signal or the like.

また４水平期間分のＦＩＦＯメモ’Ｊ　（２５）は垂直
方向のエンファシス回路等と兼用することも可能である
。Further, the FIFO memo 'J (25) for four horizontal periods can also be used as a vertical emphasis circuit or the like.

こうして上述の実施例によれば、識別信号をあらかじめ
定めた所定のパターンに従って配列すると共に、連続す
る複数の識別信号から所定のパターンを用いて判別を行
うことによって、１ビットの識別信号の挿入される情報
信号の単位ごとにアドレスを付与することができ、簡単
な構戊で良好なアドレスの付与を行うことができるもの
である。Thus, according to the above-described embodiment, by arranging the identification signals according to a predetermined pattern and making a discrimination from a plurality of consecutive identification signals using a predetermined pattern, the insertion of a 1-bit identification signal is performed. An address can be assigned to each unit of information signal, and a good address can be assigned with a simple structure.

さらに上述の実施例によれば、早送または巻戻時の高速
ピクチャーサーチにおいてもアドレスの検出を行うこと
ができる。すなわち例えば早送のピクチャーサーチモー
ドにおいて、上述の記録パターン中に太い下線で示すよ
うな、再生パターンが（（−４，　−１２）．　（−３
．　−９＞，　（−２，　−６）．　（−１，　−３）
．（０．０）　）としたときの対応テーブルは次のよう
になる。Furthermore, according to the embodiment described above, addresses can be detected even during high-speed picture search during fast forwarding or rewinding. In other words, for example, in the fast forward picture search mode, the playback pattern as shown by the thick underline in the recording pattern above is ((-4, -12). (-3
．． -9>, (-2, -6). (-1, -3)
．． (0.0)), the correspondence table is as follows.

０００００　−　ａ　０．　００００　１−β３，　０
００１０　−　ｒ６，　０００１１−　α３．００１０
０　−　α６，　００１０１−δ１．００１１０−β６
．００１１１→δ７，０１０００　−　ｒ２，　０１０
０１−βＬ　０１０１０　−　ａ４．　０１０１１−　
αｌ，０１１００−β２．　０１１０１−＋　ｒ　１．
　０１１１０　−　αｌ，　０１１１１−＋　ｒ　７，
１００００　＋４δ５．１０００１→δ０．１００１０
−δ３．　１００１１−　ｒ　４．１０１００−β７，
１０１０１−δ６．　１０１１０　−　α７．　１０１
１１−　β４．１１０００　−　ｒ５．　１１００１−
　ｒＯ，　１１０１０　−　ｒ３，　１１０１１−δ４
，１１１００→β５．　１１１０１→β０．　１１１１
０→α５．　１１１１１→δ２。00000-a 0. 0000 1-β3, 0
0010-r6, 00011-α3.0010
0 - α6, 00101-δ1.00110-β6
．． 00111→δ7,01000-r2,010
01-βL 01010-a4. 01011-
αl,01100-β2. 01101-+ r 1.
01110 - αl, 01111-+ r 7,
10000 +4δ5.10001→δ0.10010
−δ3. 10011-r 4.10100-β7,
10101-δ6. 10110-α7. 101
11-β4.11000-r5. 11001-
rO, 11010-r3, 11011-δ4
, 11100→β5. 11101→β0. 1111
0→α5. 11111→δ2.

また巻戻のピクチャーサーチモードにおいて、上述の記
録パターン中に細い下線で示すような、再生パターンが
（（＋４．　−４），　（＋３，　−３）．　（＋２．
　−２），（＋１．　−１），　（０．　０）　］とし
たときの対応テーブルは次のよう・になる。In addition, in the picture search mode for rewinding, the playback pattern as shown by the thin underline in the recording pattern described above is ((+4. -4), (+3, -3). (+2.
−2), (+1. −1), (0. 0) ], the correspondence table is as follows.

０００００　−　α０，　００００１−δ１．０００１
０　−　ｒ２．０００１１−＋　ｒｌ．００１００　−
　ａ６．　００１０１−β３．００１１０−β２．００
１１１−β１，０１０００　−　ｒ６．　０１００１−
δ７．０１０１０−α４．０１０１１−ｅ　Ｔ７．０１
１００−β６．　０１１０１−　ａ３．　０１１１０　
−　ａ２．　Ｏｌｌｌｌ−　ａｈ１００００−β７，　
１０００１−　δ０．　１００１０−β５，　１００１
１−　ｒＯ．１０１００−δ５，１０１０１−δ６．　
１０１１０　−　ｒ５．　１０１１１−β０，１１００
０　−　α７．　１１００１−　ｒ４．　１１０１０　
−　ａ５．　１１０１１−δ４，１１１００−δ３．　
１１１０１→β４．１１１１０→ｒ３．１１１１１→δ
２。00000 - α0, 00001 - δ1.0001
0 − r2.00011−+ rl. 00100 -
a6. 00101-β3.00110-β2.00
111-β1,01000-r6. 01001-
δ7.01010-α4.01011-e T7.01
100-β6. 01101-a3. 01110
- a2. Ollll-ah10000-β7,
10001- δ0. 10010-β5, 1001
1-rO. 10100-δ5, 10101-δ6.
10110-r5. 10111-β0,1100
0 - α7. 11001-r4. 11010
-a5. 11011-δ4, 11100-δ3.
11101→β4.11110→r3.11111→δ
2.

さらに上述のアドレス信号記録方式においてセグメント
記録を行わず、１トラックで完結するアドレスの付与を
行う場合には、例えば識別信号メモリ（９）にて “０１１１０１００″ が８水平期間ごとに繰返されるようにする。これによれ
ば連続３個の水平同期信号の再生によってアドレスの検
出が可能となり、この場合の対応テーブルは、 ０００→０．　００１−１．　０１０→６，０１１→２
，１００→７．１０１→５，１１０→４，１１１−３。Furthermore, in the above-mentioned address signal recording method, when segment recording is not performed and an address is assigned that is completed in one track, for example, "01110100" is repeated every 8 horizontal periods in the identification signal memory (9). do. According to this, an address can be detected by reproducing three consecutive horizontal synchronization signals, and the correspondence table in this case is as follows: 000→0. 001-1. 010→6,011→2
,100→7.101→5,110→4,111-3.

となる。becomes.

なお上述のパターンは、特にセグメント記録を行う例で
は早送・巻戻のピクチャーサーチにも対応できるなど、
種々の特長を有するものであるが、これらのパターンは
それぞれ一例であって、上述の判別を行うことのできる
ものであれば他のパターンも採用できる。In addition, the above-mentioned pattern can also support fast-forwarding and rewinding picture searches, especially in cases where segment recording is performed.
Although it has various features, each of these patterns is just an example, and other patterns can also be adopted as long as they can perform the above-mentioned discrimination.

〔発明の効果〕〔Effect of the invention〕

この発明によれば、識別信号をあらかじめ定めた所定の
パターンに従って配列すると共に、連続する複数の識別
信号から所定のパターンを用いて判別を行うことによっ
て、１ビットの識別信号の挿入される情報信号の単位ご
とにアドレスを付与することができ、簡単な構成で良好
なアドレスの付与を行うことができるようになった。According to this invention, by arranging the identification signals according to a predetermined pattern and making a discrimination from a plurality of consecutive identification signals using the predetermined pattern, an information signal into which a 1-bit identification signal is inserted is obtained. It is now possible to assign addresses to each unit of data, and it has become possible to assign addresses with a simple configuration.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明によるアドレス信号記録方式を実施する
ための記録系の一例のブロック図、第２図は記録パター
ンの一例を示す図、第３図は再生系の一例のブロック図
、第４図は識別信号再生メモリの一例の内容を示す図、
第５図はドロップアウトを含む再生の一例のタイムチャ
ート図、第６図はトラックジャンプを含む再生の一例の
タイムチャート図である。 （１）は入力端子、（２）（２４）はＡ／Ｄ変換回路、
（３）は記録メモリ、（４）（２９）は同期信号検出回
路、（５）はタイミング発生回路、（６）（３５）は書
込アドレス発生回路、（７）（３６）は続出アドレス発
生回路、（８）は加算器、（９）は識別信号メモ！Ｊ　
、（１０）　（１１）は同期信号発生回路、（１２〉は
スイッチ、（１３）　（３７）はＤ／Ａ変換回路、（１
４〉はエンファシス回路、（１５）は変調回路、（ｌ６
）は記録アンプ、（１７〉は回転ヘッド、（１８）はド
ラムモー夕、（１９〉はテープ、（２０）は続出制御部
、（２１〉は再生アンプ、（２２）は復調回路、（２３
〉はディエンファシス回路、（２５）はＦＩＦＯメモリ
、（２６）は再生メモリ、（２８）は再生ＰＬＬ回路、
（２９）　（３３）はシフトレジスタ、（３０〉は識別
信号再生メモリ、（３１）（３２）はカウンタ、（３４
）はアンド回路、（３ｇ）は出力端子である。FIG. 1 is a block diagram of an example of a recording system for implementing the address signal recording method according to the present invention, FIG. 2 is a diagram showing an example of a recording pattern, FIG. 3 is a block diagram of an example of a reproduction system, and FIG. The figure shows an example of the contents of an identification signal reproducing memory.
FIG. 5 is a time chart of an example of playback including dropout, and FIG. 6 is a time chart of an example of playback including track jump. (1) is an input terminal, (2) and (24) are A/D conversion circuits,
(3) is the recording memory, (4) and (29) are the synchronization signal detection circuit, (5) is the timing generation circuit, (6) and (35) are the write address generation circuit, and (7) and (36) are the successive address generation circuits. Circuit, (8) is adder, (9) is identification signal memo! J
, (10) (11) is a synchronization signal generation circuit, (12> is a switch, (13) (37) is a D/A conversion circuit, (1
4> is an emphasis circuit, (15) is a modulation circuit, (l6
) is the recording amplifier, (17> is the rotary head, (18) is the drum mode, (19> is the tape, (20) is the continuous control section, (21> is the playback amplifier, (22) is the demodulation circuit, (23) is
> is a de-emphasis circuit, (25) is a FIFO memory, (26) is a playback memory, (28) is a playback PLL circuit,
(29) (33) is a shift register, (30> is an identification signal reproduction memory, (31) and (32) are counters, (34)
) is an AND circuit, and (3g) is an output terminal.

Claims (1)

【特許請求の範囲】[Claims] 情報信号に間欠に挿入される識別信号をあらかじめ定め
た所定のパターンに従って配列し、再生時連続する複数
の上記識別信号から上記所定のパターンを用いて判別を
行うことによってアドレスを検出することができるよう
にしたアドレス信号記録方式。The address can be detected by arranging identification signals that are intermittently inserted into the information signal according to a predetermined pattern, and making a determination using the predetermined pattern from a plurality of continuous identification signals during reproduction. address signal recording method.