JPS60137188A - Recording and reproducing device - Google Patents

Abstract

PURPOSE:To reduce the cost of manufacture by recording and reproducing image patterns of characters and graphic forms on real-time basis and superimposing them on an image on a monitor. CONSTITUTION:The output signal of a video camera from an input terminal 1 is converted into a binary signal on the basis of a specific level and the binary- coded serial data is converted into parallel data, which begins to be written in RAM14 one parallel data behind a reference point of time. The data written in the RAM14 begins to be read out at the timing which is earlier by parallel data delayed in write timing behined the reference point of time. This read parallel data is converted into serial data and led out. Consequently, the serial data in reproduction has the same timing with that in recording, and there is no position shift on the monitor screen.

Description

【発明の詳細な説明】 〔技術分野） 本発明はタイトル文字あるいは図形等の画像パターンを
通常の映像に重ねてモニタ画面上に表示可能な記録再生
装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to a recording/reproducing device capable of displaying an image pattern such as title characters or graphics superimposed on a normal video on a monitor screen.

〔従来技術〕[Prior art]

従来のこの種の装置は一般に予めＲＯＭに記憶させであ
る所定の画像パターンを読出し、これを映像に重ねてモ
ニタ画面上に表示するものとなっている。Conventional devices of this type generally read out a predetermined image pattern stored in a ROM in advance and display it on a monitor screen by superimposing it on an image.

しかるに上記従来の装置では、ＲＯＭに予め記憶させで
ある固定化された画像パターンの表示しか行なえず、文
字の形状や大きさ、あるいは背景を氷化に富んだものと
なし得ず、不満が多かった。However, the above-mentioned conventional devices can only display a fixed image pattern that is stored in advance in the ROM, and cannot change the shape and size of characters or the background to be rich in ice, which has caused many dissatisfaction. Ta.

さらにＲＯＭを使用することから装置がコスト高となる
難点もあった。Furthermore, since the ROM is used, the cost of the device is high.

〔目的〕〔the purpose〕

本発明の目的は任意の大きさ、形状等を有する文字や図
形からなる画像パターンをリアルタイムで記録再生可能
で、適時通常の映像に重ねて七二タ画面上に表示するこ
とができ、しかも安価に製作可能な記録再生装置を提供
することにある。The object of the present invention is to be able to record and play back image patterns consisting of characters and figures having arbitrary sizes and shapes in real time, to display them on a 72-tap screen overlaid on regular video at appropriate times, and to be inexpensive. The purpose of the present invention is to provide a recording/reproducing device that can be manufactured in a variety of ways.

〔概要〕〔overview〕

本発明は上記目的を達成するために次の如く構成したこ
とを特徴としている。ずなわちビデオカメラの出力信号
やＶＴＲの再生信号であるビデオ信号を、たとえば基準
レベルを可変調整可能なコンパレータなどにより、明暗
を示ずｒＯＪ　ｒＩＪの二値データにする。この二値デ
ータを低速ＲＡＭに高速度で記録再生ずるために、上記
シリアルな二値データを−Ｈパラレルデータに変換して
ＲＡ　Ｍへの記録再生を行なう。記録時の直・並列変換
および再生時の並・直列変換に伴う時間的ずれを補うた
めに、つまり記録時の画像パターンが再生時において位
置ずれを生じないよ、うにするために、画像パターン記
録時においては二値データのＲＡＭへの書込み開始時点
を、水平同期信号に基いた基準時点に対して少なくとも
１パラレルデ一タ分だけ遅らせ、画像パターン再生時に
おいては同ＲＡ　Ｍからの二値データ読出し開始時点を
、上記基準時点より前記書込みタイミングを遅らせたパ
ラレルデータ分だけ早くする。そして必要に応じて上記
読出された二値データを所定のビデオ信号と合成する。In order to achieve the above object, the present invention is characterized by the following configuration. That is, a video signal, which is an output signal of a video camera or a reproduction signal of a VTR, is converted into binary data of rOJ and rIJ without showing brightness or darkness, for example, by a comparator whose reference level can be variably adjusted. In order to record and reproduce this binary data in a low-speed RAM at high speed, the serial binary data is converted into -H parallel data and is then recorded and reproduced in the RAM. In order to compensate for the time lag associated with serial/parallel conversion during recording and parallel/serial conversion during playback, in other words, to prevent the image pattern during recording from causing positional deviation during playback, image pattern recording is performed. Sometimes, the start point of writing binary data to the RAM is delayed by at least one parallel data point with respect to the reference point based on the horizontal synchronization signal, and when reproducing the image pattern, the binary data is read from the RAM. The start time is made earlier than the reference time by the amount of parallel data that delayed the write timing. Then, if necessary, the read binary data is combined with a predetermined video signal.

かくして安価な低速ＲＡＭを用いてビデオカメラなどで
とらえた任意な画像パターンをリアルタイムで記録再生
可能としたことを特徴としている。Thus, the present invention is characterized in that an arbitrary image pattern captured by a video camera or the like can be recorded and played back in real time using an inexpensive low-speed RAM.

〔実施例〕〔Example〕

第１図は本発明の構成を示すブロック図である。 FIG. 1 is a block diagram showing the configuration of the present invention.

第１図においてビデオ信号入力端子１にはビデオカメラ
でとらえた表示すべき文字や図形のビデオ信号やＶＴＲ
から出力される同様のビデオ信号が供給される。このビ
デオ信号は比較器２に与えられる。In Fig. 1, video signal input terminal 1 is used to input a video signal of characters and figures to be displayed captured by a video camera and a VTR.
A similar video signal output from the This video signal is applied to comparator 2.

比較器２は、例えば演算増幅器等にて構成されており、
レベル調整つまみに連動り“る可変抵抗器３によって、
その基準レベルを可変調整可能なものとなっている。し
たがって入力する前記ビデオ信号は上記比較器２におい
て可変調整された所定のレベルにて二値化され、明暗を
示すｒＯＪ　［１Ｊの二値データに変換される。この二
値データは直・並列変換器４にて１バイト（８ビツト）
毎に区切ったパラレルデータに変換されたのち、後述す
るラッチ部５へ供給される。The comparator 2 is composed of, for example, an operational amplifier,
By the variable resistor 3 that is linked to the level adjustment knob,
The reference level can be variably adjusted. Therefore, the input video signal is binarized at a predetermined level that is variably adjusted in the comparator 2, and converted into binary data of rOJ [1J] indicating brightness and darkness. This binary data is converted into 1 byte (8 bits) by the serial/parallel converter 4.
After being converted into parallel data divided into sections, the data is supplied to a latch section 5, which will be described later.

一方、前記端子１から導入されたビデオ信号は同期分離
回路６によつ゛て同期信号を分離抽出される。この分離
抽出された同期信号は垂直・水平同期信号分離器７によ
り垂直同期信号ＶＳと水平同期信号Ｈ８とに分離される
。分離された水平同期信号１−１８はロックドオツシレ
ーク８に供給される。On the other hand, from the video signal introduced from the terminal 1, a synchronization signal is separated and extracted by a synchronization separation circuit 6. The separated and extracted synchronizing signal is separated into a vertical synchronizing signal VS and a horizontal synchronizing signal H8 by a vertical/horizontal synchronizing signal separator 7. The separated horizontal synchronizing signals 1-18 are supplied to the locked switch rake 8.

ロックドオツシレータ８は上記水平同期信号１−Ｉ　Ｓ
に同期して位相ロックされたシリアルデータサンプリン
グ用の基本クロックパルス（１０Ｍｌ−１ｚ’）をつく
り、これをアドレスカウント指令信号発生部９へ供給す
る。アドレスカウント指令信号発生部９は前記分離され
た水平同期信号Ｈ８に同期して作動し、記録時において
は所定の基準時点ｔでアドレスカウント指令信号ＡＤＥ
を送出し、再生時においては上記基準時点ｔより前記基
本クロックパルスの８パルス分すなわち１パラレルデー
タが形成される時間に対応したクロック数分だけ早くア
ドレスカウント指令信号ＡＤＥを出力する。The locked oscillator 8 receives the horizontal synchronization signal 1-I S
A basic clock pulse (10Ml-1z') for serial data sampling which is phase-locked in synchronization with is generated and supplied to the address count command signal generation section 9. The address count command signal generator 9 operates in synchronization with the separated horizontal synchronization signal H8, and during recording, the address count command signal ADE is generated at a predetermined reference time t.
During reproduction, the address count command signal ADE is outputted earlier than the reference time t by eight pulses of the basic clock pulses, that is, the number of clocks corresponding to the time in which one parallel data is formed.

このアドレスカウント指令信号ＡＤＥはメモリ操作部１
０に供給される。メモリ操作部１０には前記ロックドオ
ツシレータ８からの基本クロックパルスおよび書込み指
令信号発生部１１からの書込み指令信号ＷＥが供給され
る。This address count command signal ADE is supplied to the memory operation section 1.
0. A basic clock pulse from the locked oscillator 8 and a write command signal WE from a write command signal generator 11 are supplied to the memory operation section 10 .

書込み指令信号発生部１１は前記垂直同期信号ＶＳと書
込みスイッチ１２からの信号に応じて作動し、書込みス
イッチ１２がＯＮした時点以後、最初に到来する垂直同
期信号ＶＳから次に到来する垂直同期信号■Ｓまでの期
間中、書込み指令信号Ｗ　Ｅを出力する。The write command signal generator 11 operates according to the vertical synchronization signal VS and the signal from the write switch 12, and after the write switch 12 is turned on, the write command signal generator 11 generates a signal from the vertical synchronization signal VS that arrives first to the vertical synchronization signal that arrives next. (2) During the period up to S, the write command signal WE is output.

メモリ操作部１０は上記書込み指令信号ＷＥと前記基本
クロックパルスと前記アドレスカウント指令信号ＡＤＥ
とに基いて作動し、ラッチ指令信号ＬＥおよび出力指令
信号０ｔＪＴを前記ラッチ部５に対し与えると共に、ア
ドレスクロック信号ＡＤＣをメモリ番地指定部１３へ与
え、書込み信号ＷＲ，読出し信号ＯＥ、メモリ選択信号
Ｏ８の各信号をＲＡ−Ｍ１４に与える。上記アドレスク
ロック信号ＡＤＣは、記録時においてはアドレスカウン
ト指令信号ＡＤＣを受けた基準時点ｔから１パラレルデ
ータ（８パルス）分だ【ノｄれたタイミングで出力され
、再生時においては上記＃準時点［から１パラレルデー
タ（８パルス）分だけ早いタイミングで出力される。The memory operation unit 10 receives the write command signal WE, the basic clock pulse, and the address count command signal ADE.
It operates based on the latch command signal LE and output command signal 0tJT to the latch section 5, and also supplies the address clock signal ADC to the memory address designation section 13, and outputs the write signal WR, read signal OE, and memory selection signal. Each signal of O8 is given to RA-M14. During recording, the address clock signal ADC is output at a timing corresponding to 1 parallel data (8 pulses) from the reference time t when the address count command signal ADC is received, and during playback, it is output at a timing corresponding to the quasi-point # above. It is output at a timing earlier by one parallel data (8 pulses) than [.

メモリ番地指定部１３はメモリ操作部１０からのアドレ
スクロック信号ＡＤＣを一水平走査期間につき６４カウ
ントして一時停止し、次の水平操作期間につき同様に６
４カウントして一時停止するといった動作を繰返すと共
に、垂直同期信号ＶＳが到来する毎にリセット状態とな
る。かくして各水平走査期間ごとに６４区間に区切った
所定タイミングの各アドレス指定信号をつくり、これを
ＲＡＭ１４に与えてアクセスする。The memory address designation unit 13 counts the address clock signal ADC from the memory operation unit 10 by 64 per horizontal scanning period, pauses the count, and then counts the address clock signal ADC from the memory operation unit 10 by 64 for the next horizontal scanning period.
The operation of counting 4 and pausing is repeated, and each time the vertical synchronization signal VS arrives, it enters a reset state. In this way, each address designation signal with a predetermined timing divided into 64 sections is generated for each horizontal scanning period, and is applied to the RAM 14 for access.

ラッチ部５はメモリ操作部１０からのラッチ指令信号Ｌ
Ｅによって前記直・並列変換器４からのパラレルデータ
をラッチし、書込み指令時にメモリ操作部１０から出力
される出力指令信号ＯＵ’Ｔを与えられたときにのみ上
記ラッチされたデータをデータバス１５にのせる。デー
タバス１５にのったデータは、ＲＡＩＶ１１４に対し前
記書込み信号ＷＲにより所定のタイミングで書込まれる
。その他の場合はラッチ部５とデータパスコ５とは遮断
状態になっており、ＲＡＭ１４は常に読出しモードにな
っている。この読出しモードにおいてはＲＡＭ１４に書
込まれているパラレルデータが前記読出し信号ＯＥによ
り所定タイミングで読出され、これがバッファ１６を介
して並・直列変換回路１７に送られ、ここでシリアルデ
ータに変換されたのち出力選択部１８へ送られる。The latch unit 5 receives a latch command signal L from the memory operation unit 10.
The parallel data from the serial/parallel converter 4 is latched by E, and the latched data is transferred to the data bus 15 only when the output command signal OUT'T output from the memory operation section 10 is given at the time of a write command. Put it on. The data on the data bus 15 is written to the RAIV 114 at a predetermined timing by the write signal WR. In other cases, the latch section 5 and the data passcode 5 are in a disconnected state, and the RAM 14 is always in the read mode. In this read mode, the parallel data written in the RAM 14 is read out at a predetermined timing by the read signal OE, and is sent to the parallel/serial conversion circuit 17 via the buffer 16, where it is converted into serial data. It is then sent to the output selection section 18.

出力選択部１８は出力切換スイッチ１９がＯＦＦのとき
は比較器２の出力をそのまま出力し、上記スイッチ１９
がＯＮのときは並・直列変換器１７を経て送られてくる
ＲＡＭ１４からの読出し信号すなわちシリアルな二値デ
ータを出力する。この出力選択部１８からの出力データ
（まネガ・ポジ反転部２０に送られる。When the output selector switch 19 is OFF, the output selection section 18 outputs the output of the comparator 2 as it is, and
When is ON, a read signal from the RAM 14 sent via the parallel/serial converter 17, that is, serial binary data is output. Output data from this output selection section 18 (sent to a negative/positive inversion section 20).

ネガ・ポジ反転部２０は反転用スイッチ２１のＯＮ、Ｏ
ＦＦに応じて入力した二値データずなわち画像パターン
信号を正常面または反転側となし、これをミキシング部
２２へ送る。The negative/positive reversing section 20 is operated by turning the reversing switch 21 ON and OFF.
The binary data input according to the FF, that is, the image pattern signal, is treated as a normal side or an inverted side, and is sent to the mixing section 22.

ミキシング部２２は上記ネガ・ポジ反転部２０から入力
する二値データすなわち画像パターン信号を、前記入力
端子１に供給される通常のビデオ信号と合成して出力端
子２３から出力する。The mixing section 22 combines the binary data, that is, the image pattern signal inputted from the negative/positive inversion section 20, with the normal video signal supplied to the input terminal 1, and outputs the synthesized signal from the output terminal 23.

第２図は画素の配置状態を示ず図であり、第３図は上記
画素位置に対応するＲＡＭ１４のアドレス位置を示す図
である。FIG. 2 is a diagram that does not show the arrangement of pixels, and FIG. 3 is a diagram showing address positions of the RAM 14 corresponding to the above-mentioned pixel positions.

ＲＡＭ１４の記憶容りは画素を表わす水平５１２ビツト
、垂直２４６ビツｌ〜に対応する１２５９５２ビツト（
約１６キロバイｌ〜）である。The memory capacity of the RAM 14 is 125,952 bits (125,952 bits) corresponding to 512 horizontal bits and 246 vertical bits representing a pixel.
It is approximately 16 kilobytes (16 kilobytes).

第４図〜第６図は本装置の動作のタイミングを示す図で
ある。Ｍ４図および第５図は垂直、水平同期信号ＶＳ、
Ｈ３と、アドレスカウント指令信号ＡＤＥとアドレスク
ロック信号ＡＤＣとの関係を示す図である。Ｍ５図に示
す如く記録Ｒ（書込み時）［１］と再生時（読出し時）
［２］とのアドレスクロック信号ＡＤＣのタイミングは
２パラレルデ一タ分子だけずれており、これによりシリ
アルデータの記録開始および再生開始のタイミングが基
準時間ｔにおいて一致している。第６図は自込み指令ス
イッチ１２と書込み指令信号ＷＥのタイミングを示す図
である。4 to 6 are diagrams showing the timing of the operation of this device. Figure M4 and Figure 5 show vertical and horizontal synchronization signals VS,
FIG. 3 is a diagram showing the relationship between address count command signal ADE and address clock signal ADC. As shown in figure M5, recording R (during writing) [1] and reproducing (during reading)
[2] and the timing of the address clock signal ADC are shifted by two parallel data molecules, so that the timings of the start of recording and the start of reproduction of serial data coincide at the reference time t. FIG. 6 is a diagram showing the timing of the write command switch 12 and the write command signal WE.

このように本装置においては、ビデオ信号を二値化した
データをシリアル・パラレル変換して記録再生を行なっ
ているので二値データのサンプリング速度の１／８の動
作速度を有するＲＡＭにより、リアルタイムで画像パタ
ーンデータの記録再生を行なえる。換口すればＲＡＭ１
４の速度の８倍の分解能をもつデータ処理を行なえる。In this way, this device performs recording and playback by serial/parallel converting the data obtained by converting the video signal into binary data, so it can be recorded in real time using the RAM, which has an operating speed of 1/8 of the sampling speed of binary data. Image pattern data can be recorded and played back. If you replace it, you will have 1 RAM.
It is possible to perform data processing with a resolution eight times faster than the speed of 4.

モして二値化された画像データ（パラレルデータ）をＲ
ＡＭ１４に書込むタイミングと、ＲＡＭ１４から読出す
タイミングとをずらしているので、再生時におけるシリ
アルデータは記録時と同じタイミングとなる。このため
記録時と再生時の画像がモニタ画面上で位置的にずれる
ことがない。なお低速ＲＡＭを使用しているので、高速
動作を行なうメモリ装置を使用したものに比べると、誤
動作が起り難く、信頼性が向上するはかりでなく、ＲＯ
Ｍなどを用いたものに比べると安価に製作できる。The binarized image data (parallel data) is
Since the timing of writing to the AM 14 and the timing of reading from the RAM 14 are shifted, the serial data during reproduction has the same timing as when recording. Therefore, images during recording and playback do not shift in position on the monitor screen. Furthermore, since low-speed RAM is used, malfunctions are less likely to occur compared to those using memory devices that operate at high speeds, and the reliability is not improved.
It can be produced at a lower cost than those using M or the like.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、ビデオカメラの出力信号等を所定レベ
ルで二値化し、その二値化されたシリアルデータをパラ
レルデータに変換して基準時点から少なくとも１パラレ
ルデ一タ分遅れたタイミングでＲＡＭに書込み開始する
と共に、ＲＡＭに書込まれたデータを前記基準時点にり
前記書込みタイミングを送らせたパラレルデータ分だけ
早いタイミングで読出し開始し、この読出されたパラレ
ルデータをシリアルデータに変換して取出すようにした
ので、ビデオカメラなどでとらえた任意の大きさ、形状
等を有する文字や図形からなる画像パターンをリアルタ
イムで記録再生可能で、適時通常の映像に重ねてモニタ
画面上に表示することができ、しかも安価に製作可能な
記録再生装置を提供できる。According to the present invention, the output signal of a video camera, etc. is binarized at a predetermined level, the binarized serial data is converted to parallel data, and the data is stored in the RAM at a timing delayed by at least one parallel data and one data point from a reference time. At the same time as writing starts, reading of the data written in the RAM is started at a timing earlier than the reference time by the amount of parallel data that caused the writing timing to be sent, and the read parallel data is converted into serial data and taken out. This makes it possible to record and play back image patterns of characters and figures of arbitrary size and shape captured by a video camera in real time, and to display them on a monitor screen overlaid on regular video at any time. It is possible to provide a recording and reproducing device that can be manufactured at low cost.

【図面の簡単な説明】 第１図〜第６図は本発明の一実飽例を示す図で、−第１
図は構成を示すブロック図、第２図は画素の配置状態を
示す図、第３図は第２図の画素位置に対応するＲＡＭの
アドレス位置を示す図、第４図〜第６図は本装置におけ
る各部の動作のタイミングを示す図である。 １・・・ビデオ信号入力端子、２３・・・出力端子、１
２・・・書込み端子、１９・・・出力切換スイッチ、２
１・・・反転用スイッチ。 出願人代理人　弁理士　・坪井　淳[Brief Description of the Drawings] Figures 1 to 6 are diagrams showing one practical example of the present invention.
The figure is a block diagram showing the configuration, Figure 2 is a diagram showing the pixel arrangement state, Figure 3 is a diagram showing the RAM address position corresponding to the pixel position in Figure 2, and Figures 4 to 6 are the main characters. FIG. 3 is a diagram showing the timing of operation of each part in the device. 1... Video signal input terminal, 23... Output terminal, 1
2...Write terminal, 19...Output selector switch, 2
1... Reversing switch. Applicant's agent Patent attorney: Atsushi Tsuboi

Claims (3)

【特許請求の範囲】[Claims] （１）記録再生装置本体と、この本体に設けられビデオ
カメラの出力信号等のビデオ信号を所定レベルで二値化
する手段と、この手段で二値化されたシリアルデータを
パラレルデータに変換する手段と、この手段にてパラレ
ルデータに変換されたデータを基準時点から少なくと：
ｂ１パラレルデータ分遅れたタイミングでＲＡ　ｔｖｌ
に書込み開始する手段と、この手段により前記ＲＡＭに
書込まれたパラレルデータを前記基準時点より前記書込
みタイミングを遅らせたパラレルデータ分だけ早いタン
ミングで読出し開始する手段と、この手段にて読出され
たパラレルデータをシリアルデータに変換して取出す手
段とを具備したことを特徴とする記録再生装置。(1) A recording/playback device main body, a means provided in this main body for binarizing a video signal such as an output signal of a video camera at a predetermined level, and converting the binarized serial data into parallel data by this means. The means and the data converted to parallel data by this means from the reference time at least:
RA tvl at timing delayed by b1 parallel data
means for starting writing parallel data written into the RAM by this means at a timing earlier than the reference time by the amount of parallel data that delayed the writing timing; 1. A recording/reproducing device comprising means for converting parallel data into serial data and retrieving the data. （２）前記ビデオ信号を所定レベルで二値化する手段は
、基準レベルを可変調整可能な比較器であることを特徴
とする特許請求の範囲第く１）項記載の記録再生装置。(2) The recording and reproducing apparatus according to claim 1, wherein the means for binarizing the video signal at a predetermined level is a comparator whose reference level can be variably adjusted. （３）前記記録再生装置本体は、ＲＡＭから読出され、
シリアルデータに変換された画像パターン信号を所定の
ビデオ信号と合成する手段を備えていることを特徴とす
る特許請求の範囲第（１）項記載の記録再生装置。(3) The recording/reproducing device main body is read from RAM,
2. The recording and reproducing apparatus according to claim 1, further comprising means for synthesizing the image pattern signal converted into serial data with a predetermined video signal.