JPH039432A - デジタル信号処理プロセッサにおける実時間処理方式 - Google Patents
デジタル信号処理プロセッサにおける実時間処理方式Info
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- JPH039432A JPH039432A JP14452689A JP14452689A JPH039432A JP H039432 A JPH039432 A JP H039432A JP 14452689 A JP14452689 A JP 14452689A JP 14452689 A JP14452689 A JP 14452689A JP H039432 A JPH039432 A JP H039432A
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- Japan
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- timer
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- 238000012545 processing Methods 0.000 title claims abstract description 60
- 238000003672 processing method Methods 0.000 claims description 6
- 238000005070 sampling Methods 0.000 abstract description 8
- 230000005540 biological transmission Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、実時間処理プログラムを実行するデジタル信
号処理プロセッサにおける実時間処理方式に関する。
号処理プロセッサにおける実時間処理方式に関する。
従来、デジタル信号処理プロセッサにおいては、一般的
に、これに内蔵されているタイマレジスタとコンベアレ
ジスタとを比較し、この比較結果が一致したときに一致
信号を割込み等の制御を行なう制御回路に加え、これに
基づく制御回路からのタイマ割込みによってサンプリン
グレートを決めるようになっていた。
に、これに内蔵されているタイマレジスタとコンベアレ
ジスタとを比較し、この比較結果が一致したときに一致
信号を割込み等の制御を行なう制御回路に加え、これに
基づく制御回路からのタイマ割込みによってサンプリン
グレートを決めるようになっていた。
しかしながら、上述した構成の従来の処理方式では、割
込みを行なうことによって割込み時に2乃至4サイクル
のロスサイクルが発生し、また割込みからの復帰時に2
乃至3サイクルのロスサイクルが発生する。またコンベ
アレジスタが2つ以上存在するようなデジタル信号処理
プロセッサに適用する場合に、このようなデジタル信号
処理プロセッサでは割込み時にタイマがリセットされな
いので、割込みルーチン中でタイマあるいはコンベアレ
ジスタを更新しなければならず、これに伴なってさらに
余分なサイクルを必要とする。
込みを行なうことによって割込み時に2乃至4サイクル
のロスサイクルが発生し、また割込みからの復帰時に2
乃至3サイクルのロスサイクルが発生する。またコンベ
アレジスタが2つ以上存在するようなデジタル信号処理
プロセッサに適用する場合に、このようなデジタル信号
処理プロセッサでは割込み時にタイマがリセットされな
いので、割込みルーチン中でタイマあるいはコンベアレ
ジスタを更新しなければならず、これに伴なってさらに
余分なサイクルを必要とする。
このようなロスサイクルは、実時間処理プログラムの設
計、開発段階時にプログラムの最大動作周波数の低下を
もたらすという問題があった。
計、開発段階時にプログラムの最大動作周波数の低下を
もたらすという問題があった。
従来のデジタル信号処理プロセッサにおいて、割込みを
使わずに実時間処理を行なわせる仕方として、デジタル
信号処理プロセッサの外部にタイマを設け、タイマから
の信号でプログラム中の分岐命令を制御することも考え
られるが、この場合には、タイマを外付けにするなめに
外付部品分のコストがかかるという欠点がある。
使わずに実時間処理を行なわせる仕方として、デジタル
信号処理プロセッサの外部にタイマを設け、タイマから
の信号でプログラム中の分岐命令を制御することも考え
られるが、この場合には、タイマを外付けにするなめに
外付部品分のコストがかかるという欠点がある。
本発明は、サンプリングレートの設定が容易であり、デ
ジタル信号処理プロセッサの能力を最大限に利用した実
時間処理を行なわせることができて、実時間処理の設計
、開発時にプログラムの動作周波数の限界値の低下を有
効に防止することの可能なデジタル信号処理プロセッサ
における実時間処理方式を提供することを目的としてい
る。
ジタル信号処理プロセッサの能力を最大限に利用した実
時間処理を行なわせることができて、実時間処理の設計
、開発時にプログラムの動作周波数の限界値の低下を有
効に防止することの可能なデジタル信号処理プロセッサ
における実時間処理方式を提供することを目的としてい
る。
上記目的を達成するために、本発明は、タイマ手段と、
所定の値か設定される実時間処理のモードと、プログラ
ムの番地を指示するプログラムカウンタとを有し、モー
ド切換手段が実時間処理のモードに切換わつている場合
において、タイマ手段をリセットし、プログラムカウン
タを所定番地に初期設定するようになっていることを特
徴としている。
所定の値か設定される実時間処理のモードと、プログラ
ムの番地を指示するプログラムカウンタとを有し、モー
ド切換手段が実時間処理のモードに切換わつている場合
において、タイマ手段をリセットし、プログラムカウン
タを所定番地に初期設定するようになっていることを特
徴としている。
また、実時間処理のモードに切換可能なモード切換手段
を・設けたときには、モード切換手段が実時間処理のモ
ードに切換わっている場合に、タイマ手段をリセットし
、プログラムカウンタを所定番地に初期設定するように
なっている。
を・設けたときには、モード切換手段が実時間処理のモ
ードに切換わっている場合に、タイマ手段をリセットし
、プログラムカウンタを所定番地に初期設定するように
なっている。
上記のような構成のデジタル信号処理プロセッサにおけ
る実時間処理方式では、実時間処理のモードに、例えば
実時間処理の周期を定める値を予め設定しておく、モー
ド切換手段が実時間処理のモードに設定されている値と
一致すると、タイマ手段がリセットされ、これにより実
時間処理の周期が定まる。
る実時間処理方式では、実時間処理のモードに、例えば
実時間処理の周期を定める値を予め設定しておく、モー
ド切換手段が実時間処理のモードに設定されている値と
一致すると、タイマ手段がリセットされ、これにより実
時間処理の周期が定まる。
またタイマ手段がリセットされるとともにプログラムカ
ウンタは所定番地1例えば実時間処理の開始番地に初期
設定され、これにより実時間処理プログラムを上記周期
でこの開始番地から実行することができる。
ウンタは所定番地1例えば実時間処理の開始番地に初期
設定され、これにより実時間処理プログラムを上記周期
でこの開始番地から実行することができる。
またモード切換手段を設けた場合には、タイマ値と実時
間処理のモードに設定されている値とが一致したときに
、モードが切換わっていない状態では、例えば従来通り
の割込み等の制御を行なう制御回路を駆動し割込み処理
等を行なわせることができて、モードが切換わっている
状態では、タイマ手段をリセットしプログラムカウンタ
を所定番地に初期設定して実時間処理を行なわせること
ができる。
間処理のモードに設定されている値とが一致したときに
、モードが切換わっていない状態では、例えば従来通り
の割込み等の制御を行なう制御回路を駆動し割込み処理
等を行なわせることができて、モードが切換わっている
状態では、タイマ手段をリセットしプログラムカウンタ
を所定番地に初期設定して実時間処理を行なわせること
ができる。
このようにモード切換えを行なうことによって従来の機
能を損ねることなく、ロスサイクルのない実時間処理を
実現できる。
能を損ねることなく、ロスサイクルのない実時間処理を
実現できる。
以下、本発明の一実施例を図面に基づいて説明する。
第1図は本発明に係るデジタル信号処理プロセッサの一
実施例の回路構成図である。
実施例の回路構成図である。
第1図を参照すると、本実施例のデジタル信号処理プロ
セッサは、データ入力バス10.データ出力バス11に
接続され、タロツク信号CKに同期して作動するタイマ
レジスタ1およびコンベアレジスタ2と、タイマレジス
タ1とコンベアレジスタ2とを比較し比較結果が一致し
たときに一致信号EQを出力するコンパレータ3と、コ
ンパレータ3からの一致信号EQをクロック信号CKに
同期させて出力するレジスタ4と、割込み等の制御を行
なう制御回路5と、セレクト信号SELに応じてトラン
スミッションゲート6を0N10FFしてモードを切換
えるモード切換回路7と、トランスミッションゲート6
がON時に一致信号EQによって初期値すなわちプログ
ラムスタート番地が設定されるプログラムカウンタ8と
を備えている。
セッサは、データ入力バス10.データ出力バス11に
接続され、タロツク信号CKに同期して作動するタイマ
レジスタ1およびコンベアレジスタ2と、タイマレジス
タ1とコンベアレジスタ2とを比較し比較結果が一致し
たときに一致信号EQを出力するコンパレータ3と、コ
ンパレータ3からの一致信号EQをクロック信号CKに
同期させて出力するレジスタ4と、割込み等の制御を行
なう制御回路5と、セレクト信号SELに応じてトラン
スミッションゲート6を0N10FFしてモードを切換
えるモード切換回路7と、トランスミッションゲート6
がON時に一致信号EQによって初期値すなわちプログ
ラムスタート番地が設定されるプログラムカウンタ8と
を備えている。
タイマレジスターは、クロック信号CKに同期してアダ
ー9によりその値が“1”づつ歩進されるようになって
おり、セレクト信号SELがハイレベル“H″になって
トランスミッションゲート6がONになると、レジスタ
4からの一致信号EQによってリセットされるようにな
っている。また、コンベアレジスタ2には、所定の値1
例えば実時間処理の周期を定める値が設定されるように
なっている。
ー9によりその値が“1”づつ歩進されるようになって
おり、セレクト信号SELがハイレベル“H″になって
トランスミッションゲート6がONになると、レジスタ
4からの一致信号EQによってリセットされるようにな
っている。また、コンベアレジスタ2には、所定の値1
例えば実時間処理の周期を定める値が設定されるように
なっている。
また、プログラムカウンタ8は、第1図の例では、16
ビツト幅の番地を与えるように16個のMoSトランジ
スタP 乃至P15が使用されておす、第5番目のMO
SトランジスタP4のゲートにはインバータ12が接続
され、トランスミッションゲート6がONになってレジ
スタ4からの一致信号EQをレジスタ13でタロツク信
号CKに同期させて受けると、このMo3)ランジスタ
P4からの出力だけが“1”となり、他のMOSトラン
ジスタP 〜p、p −、−p からの出力0
3 5 15 は“0”となる、これによって、一致信号EQが加わる
とき、プログラムカウンタ8にプログラムスタート番地
として、16進表示で’0OIOH”を設定することが
できる。
ビツト幅の番地を与えるように16個のMoSトランジ
スタP 乃至P15が使用されておす、第5番目のMO
SトランジスタP4のゲートにはインバータ12が接続
され、トランスミッションゲート6がONになってレジ
スタ4からの一致信号EQをレジスタ13でタロツク信
号CKに同期させて受けると、このMo3)ランジスタ
P4からの出力だけが“1”となり、他のMOSトラン
ジスタP 〜p、p −、−p からの出力0
3 5 15 は“0”となる、これによって、一致信号EQが加わる
とき、プログラムカウンタ8にプログラムスタート番地
として、16進表示で’0OIOH”を設定することが
できる。
なおこれらの回路は例えばMOSデバイスで実現され、
外付回路とすることなく全て1チツプ上に実装すること
が可能となっている。
外付回路とすることなく全て1チツプ上に実装すること
が可能となっている。
このような構成のデジタル信号処理プロセッサにおける
実時間処理を次に説明する。
実時間処理を次に説明する。
タイマレジスタ1は、クロック信号CKに同期してアダ
ー9によりその値が“IHづつ歩進し、タイマとして機
能する。このタイマレジスタ1からのタイマ値がコンベ
アレジスタ2に予め設定されている値と一致すると、コ
ンパレータ3から一致信号EQが出力されレジスタ4で
は、この一致信号EQをタロツク信号CKに同期して出
力する。
ー9によりその値が“IHづつ歩進し、タイマとして機
能する。このタイマレジスタ1からのタイマ値がコンベ
アレジスタ2に予め設定されている値と一致すると、コ
ンパレータ3から一致信号EQが出力されレジスタ4で
は、この一致信号EQをタロツク信号CKに同期して出
力する。
セレクト信−113SELがロウレベル“L″のときに
は、トランスミッションゲート6はOFFとなっており
、モード切換回路7等は一致信号EQから切離されモー
ド切換えは行なわれない、従って、この場合には、一致
信号EQによるタイマレジスタ1のリセットは行なわれ
ず、従来のように、制御回路5からのタイマ割込みによ
ってサンプリングレートを決めることができる。
は、トランスミッションゲート6はOFFとなっており
、モード切換回路7等は一致信号EQから切離されモー
ド切換えは行なわれない、従って、この場合には、一致
信号EQによるタイマレジスタ1のリセットは行なわれ
ず、従来のように、制御回路5からのタイマ割込みによ
ってサンプリングレートを決めることができる。
これに対してセレクト信号SELがハイレベル“H”の
ときには、トランスミッションゲート6がONになり、
実時間処理のモードに切換わる。
ときには、トランスミッションゲート6がONになり、
実時間処理のモードに切換わる。
このモードでは、一致信号EQはモード切換回路7を介
して、タイマレジスタ1にリセット信号として加わる一
方、プログラムカウンタ8は上述したように“0OIO
H″に初期設定される。この番地”0OIOH″は、プ
ログラムスタート番地として設定したもので、サンプリ
ングレートごとの処理プログラムは、この番地“OO1
0)i”からプログラムメモリ(図示せず)に格納され
るものとする。
して、タイマレジスタ1にリセット信号として加わる一
方、プログラムカウンタ8は上述したように“0OIO
H″に初期設定される。この番地”0OIOH″は、プ
ログラムスタート番地として設定したもので、サンプリ
ングレートごとの処理プログラムは、この番地“OO1
0)i”からプログラムメモリ(図示せず)に格納され
るものとする。
第2図(a)乃至(d)はコンベアレジスタ2に“N”
が設定され、モードが切換わっているときのクロック信
号CK、タイマレジスタ1.一致信号EQ、プログラム
力、ウンタ8の動作をそれぞれ示すタイムチャートであ
る。
が設定され、モードが切換わっているときのクロック信
号CK、タイマレジスタ1.一致信号EQ、プログラム
力、ウンタ8の動作をそれぞれ示すタイムチャートであ
る。
第2図(a)乃至(C)かられかるように、セレクト信
号SELがハイレベル“1−1”であってモードが切換
わっているときには、タイマレジスタ1が“0”から“
+1”づつ歩進されて“N”になると、レジスタ4から
は一致信号EQが出力されてタイマレジスタ1をリセッ
トする。このように−致信号EQの出力によりタイマレ
ジスタ1がリセットされるので、従来のように割込みル
ーチン中で行なう場合に比べてサンプリングレートの設
定が極めて容易となり、余分なサイクルを必要としない
、また一致信号EQは、プログラムカウンタ8に入力し
、第2図(d)に示すように、レジスタ13によって1
タイミングずらした時点でプログラムカウンタ8を“0
OIOH”番地に設定する。
号SELがハイレベル“1−1”であってモードが切換
わっているときには、タイマレジスタ1が“0”から“
+1”づつ歩進されて“N”になると、レジスタ4から
は一致信号EQが出力されてタイマレジスタ1をリセッ
トする。このように−致信号EQの出力によりタイマレ
ジスタ1がリセットされるので、従来のように割込みル
ーチン中で行なう場合に比べてサンプリングレートの設
定が極めて容易となり、余分なサイクルを必要としない
、また一致信号EQは、プログラムカウンタ8に入力し
、第2図(d)に示すように、レジスタ13によって1
タイミングずらした時点でプログラムカウンタ8を“0
OIOH”番地に設定する。
これにより、コンベアレジスタ2にN”が設定されてい
る場合には、(N+1 ) x (タイマレジスタのレ
ート)ごとにすなわちコンベアレジスタ2によって定め
られる周期で“0OIOH″番地からのプログラムを実
行することになる。この際に、“OO10H”番地から
のプログラムには時間設定に関する処理が不要で、割込
処理によるロスサイクルがないので、デジタル信号処理
プロセッサの能力を最大限に生かした実時間処理が可能
となる。また、デジタル信号処理アルゴリズムの開発時
には、動作周波数の限界値を調べることが必要であり、
このときにデジタル信号処理プロセッサの機構から生ず
るロスサイクルによってこの限界値が下げられることは
許されない、従来の方式では、前述のようにロスサイク
ルによってこの限界が下げられるという事態が生じたが
、本実施例では、モード切換を行ない実時間処理のモー
ドを選択することによって上述のようにロスサイクルが
生じないので、開発時に調べられるべき動作周波数の限
界値が下げられるのを有効に防止することができる。
る場合には、(N+1 ) x (タイマレジスタのレ
ート)ごとにすなわちコンベアレジスタ2によって定め
られる周期で“0OIOH″番地からのプログラムを実
行することになる。この際に、“OO10H”番地から
のプログラムには時間設定に関する処理が不要で、割込
処理によるロスサイクルがないので、デジタル信号処理
プロセッサの能力を最大限に生かした実時間処理が可能
となる。また、デジタル信号処理アルゴリズムの開発時
には、動作周波数の限界値を調べることが必要であり、
このときにデジタル信号処理プロセッサの機構から生ず
るロスサイクルによってこの限界値が下げられることは
許されない、従来の方式では、前述のようにロスサイク
ルによってこの限界が下げられるという事態が生じたが
、本実施例では、モード切換を行ない実時間処理のモー
ドを選択することによって上述のようにロスサイクルが
生じないので、開発時に調べられるべき動作周波数の限
界値が下げられるのを有効に防止することができる。
第3図は本実施例による実時間処理のモードを用いた場
合のプログラムの一例を参考のために示した図であって
、第3図ではプログラムはアセンブラ言語によって記述
され、プログラムメモリの所定番地に格納されている。
合のプログラムの一例を参考のために示した図であって
、第3図ではプログラムはアセンブラ言語によって記述
され、プログラムメモリの所定番地に格納されている。
すなわち、実時間処理プログラムは、”0OIOH’”
番地から格納され、実時間処理プログラムの最後には常
に同じ番地にジャンプする無限ジャンプ命令r her
ejIIpyt hare Jを置き、処理終了後には
0010)1”番地への分岐待ちになるようにしている
。
番地から格納され、実時間処理プログラムの最後には常
に同じ番地にジャンプする無限ジャンプ命令r her
ejIIpyt hare Jを置き、処理終了後には
0010)1”番地への分岐待ちになるようにしている
。
またこの例では“0fOOI−r番地をデジタル信号処
理プロセッサのスタート番地として割当てており、“0
fOOH”番地からは、コンベアレジスタ2の設定、タ
イマレジスタ1の初期設定。
理プロセッサのスタート番地として割当てており、“0
fOOH”番地からは、コンベアレジスタ2の設定、タ
イマレジスタ1の初期設定。
モード設定(セレクト信号S E Lの決定)に関する
命令を置き、これらの命令の後に’001011”番地
にジャンプさせるジャンプ命令r jlpat 001
08 Jを置いている。この例では、コンベアレジスタ
2には“N”が設定され、タイマレジスタ1には“−1
”が初期設定され、セレクト信号SELは“H”に設定
される。なおタイマレジスタ1の設定命令では、タイマ
レジスタ1に“−1”(16進表示で“FFFFH″)
が設定されるので、その後のモード設定の命令および、
ジャンプ命令の2つの命令を実行し処理プログラムの開
始番地である’0010)1番地にジャンプしたときに
、タイマレジスタ1を0OOIH″にすることができる
。
命令を置き、これらの命令の後に’001011”番地
にジャンプさせるジャンプ命令r jlpat 001
08 Jを置いている。この例では、コンベアレジスタ
2には“N”が設定され、タイマレジスタ1には“−1
”が初期設定され、セレクト信号SELは“H”に設定
される。なおタイマレジスタ1の設定命令では、タイマ
レジスタ1に“−1”(16進表示で“FFFFH″)
が設定されるので、その後のモード設定の命令および、
ジャンプ命令の2つの命令を実行し処理プログラムの開
始番地である’0010)1番地にジャンプしたときに
、タイマレジスタ1を0OOIH″にすることができる
。
このように本実施例では、常にコンベアレジスタ2.タ
イマレジスタ1の初期設定と実時間処理のモードの切換
えのみで割込み処理等を行なわずにすぐに実時間処理プ
ログラムを実行させることができて、またこのプログラ
ムの処理が終了した時点において割込みから、の復帰処
理等を行なわずとも良いので、従来の方式に比べてロス
サイクルを著しく低減することが可能となる。さらに上
記方式は、MOSデバイス等の回路により1チツプ上で
実現されるので、これを外付回路とせずとも良く、コス
トが増大するのを防止できる。
イマレジスタ1の初期設定と実時間処理のモードの切換
えのみで割込み処理等を行なわずにすぐに実時間処理プ
ログラムを実行させることができて、またこのプログラ
ムの処理が終了した時点において割込みから、の復帰処
理等を行なわずとも良いので、従来の方式に比べてロス
サイクルを著しく低減することが可能となる。さらに上
記方式は、MOSデバイス等の回路により1チツプ上で
実現されるので、これを外付回路とせずとも良く、コス
トが増大するのを防止できる。
またモード切換回路7におけるモード切換えによって上
記方式に切換わるようにすれば上述のような新たな回路
等を追加した場合にも割込み等の制御を行なう従来の機
能を何ら妨げずに済む。
記方式に切換わるようにすれば上述のような新たな回路
等を追加した場合にも割込み等の制御を行なう従来の機
能を何ら妨げずに済む。
以上に説明したように、本発明によれば、タイマ値が実
時間処理のモードに設定されている所定の値と一致した
ときにタイマ手段をクリアしプログラムカウンタを所定
番地に初期設定するようにしているので、サンプリング
レートの設定が容易であり、デジタル信号処理プロセッ
サの能力を最大限に利用した実時間処理を行なわせるこ
とができて、実時間処理の設計、開発時にプログラムの
動作周波数の限界値の低下を有効に防止することができ
る。
時間処理のモードに設定されている所定の値と一致した
ときにタイマ手段をクリアしプログラムカウンタを所定
番地に初期設定するようにしているので、サンプリング
レートの設定が容易であり、デジタル信号処理プロセッ
サの能力を最大限に利用した実時間処理を行なわせるこ
とができて、実時間処理の設計、開発時にプログラムの
動作周波数の限界値の低下を有効に防止することができ
る。
また、モード切換手段によって実時間処理のモードに切
換可能とした場合には、従来の割込み処理等の機能を何
ら損ねることなくモードを切換えることによって上述し
た効果を得ることができる。
換可能とした場合には、従来の割込み処理等の機能を何
ら損ねることなくモードを切換えることによって上述し
た効果を得ることができる。
第1図は本発明に係るデジタル信号処理プロセッサの一
実施例の回路構成図、第2図(a)乃至(d)はコンベ
アレジスタに“N″が設定されているときの実時間処理
制御の動作を示すタイムチャート、第3図は本実施例に
よる実時間処理のモードを用いた場合のプログラムの一
例を示す参考図である。 1・・・タイマレジスタ、2・・・コンベアレジスタ、
3・・・コンパレータ、4.13・・・レジスタ、5・
・・制御回路、6・・・トランスミッションゲート、7
・・・モード切換回路、8・・・プログラムカウンタ、
9・・・アダー、EQ・・・一致信号E、SEL・・・
セレクト信号、 CK・・・クロック信号
実施例の回路構成図、第2図(a)乃至(d)はコンベ
アレジスタに“N″が設定されているときの実時間処理
制御の動作を示すタイムチャート、第3図は本実施例に
よる実時間処理のモードを用いた場合のプログラムの一
例を示す参考図である。 1・・・タイマレジスタ、2・・・コンベアレジスタ、
3・・・コンパレータ、4.13・・・レジスタ、5・
・・制御回路、6・・・トランスミッションゲート、7
・・・モード切換回路、8・・・プログラムカウンタ、
9・・・アダー、EQ・・・一致信号E、SEL・・・
セレクト信号、 CK・・・クロック信号
Claims (1)
- 1)タイマ手段と、所定の値が設定される設定手段と、
プログラムの番地を指示するプログラムカウンタとを有
し、タイマ手段からのタイマ値が設定手段に設定されて
いる値と一致したときに、タイマ手段をリセットしプロ
グラムカウンタを所定番地に初期設定するようになつて
いることを特徴とするデジタル信号処理プロセッサにお
ける実時間処理方式。2)タイマ手段と、所定の値が設
定される設定手段と、実時間処理のモードに切換可能な
モード切換手段と、プログラムの番地を指示するプログ
ラムカウンタとを有し、モード切換手段が実時間処理の
モードに切換わっている場合において、タイマ手段から
のタイマ値が設定手段に設定されている値と一致したと
きに、タイマ手段をリセットしプログラムカウンタを所
定番地に初期設定するようになつていることを特徴とす
るデジタル信号処理プロセッサにおける実時間処理方式
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14452689A JPH039432A (ja) | 1989-06-07 | 1989-06-07 | デジタル信号処理プロセッサにおける実時間処理方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14452689A JPH039432A (ja) | 1989-06-07 | 1989-06-07 | デジタル信号処理プロセッサにおける実時間処理方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH039432A true JPH039432A (ja) | 1991-01-17 |
Family
ID=15364378
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14452689A Pending JPH039432A (ja) | 1989-06-07 | 1989-06-07 | デジタル信号処理プロセッサにおける実時間処理方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH039432A (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5755453A (en) * | 1980-09-19 | 1982-04-02 | Nec Corp | Timer device |
JPS5797149A (en) * | 1980-12-09 | 1982-06-16 | Seiko Epson Corp | Interruption processing circuit |
JPS59218569A (ja) * | 1983-05-27 | 1984-12-08 | Hitachi Micro Comput Eng Ltd | マイクロ・コンピユ−タ |
JPS63156247A (ja) * | 1986-12-19 | 1988-06-29 | Fujitsu Ltd | プログラム制御装置 |
-
1989
- 1989-06-07 JP JP14452689A patent/JPH039432A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5755453A (en) * | 1980-09-19 | 1982-04-02 | Nec Corp | Timer device |
JPS5797149A (en) * | 1980-12-09 | 1982-06-16 | Seiko Epson Corp | Interruption processing circuit |
JPS59218569A (ja) * | 1983-05-27 | 1984-12-08 | Hitachi Micro Comput Eng Ltd | マイクロ・コンピユ−タ |
JPS63156247A (ja) * | 1986-12-19 | 1988-06-29 | Fujitsu Ltd | プログラム制御装置 |
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