JPH039432A - Real time processing system for digital signal processing processor - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、実時間処理プログラムを実行するデジタル信
号処理プロセッサにおける実時間処理方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a real-time processing method in a digital signal processor that executes a real-time processing program.
従来、デジタル信号処理プロセッサにおいては、一般的
に、これに内蔵されているタイマレジスタとコンベアレ
ジスタとを比較し、この比較結果が一致したときに一致
信号を割込み等の制御を行なう制御回路に加え、これに
基づく制御回路からのタイマ割込みによってサンプリン
グレートを決めるようになっていた。Conventionally, in digital signal processing processors, a built-in timer register and a conveyor register are generally compared, and when the comparison results match, a match signal is sent to a control circuit that controls interrupts, etc. , the sampling rate was determined by a timer interrupt from the control circuit based on this.
しかしながら、上述した構成の従来の処理方式では、割
込みを行なうことによって割込み時に２乃至４サイクル
のロスサイクルが発生し、また割込みからの復帰時に２
乃至３サイクルのロスサイクルが発生する。またコンベ
アレジスタが２つ以上存在するようなデジタル信号処理
プロセッサに適用する場合に、このようなデジタル信号
処理プロセッサでは割込み時にタイマがリセットされな
いので、割込みルーチン中でタイマあるいはコンベアレ
ジスタを更新しなければならず、これに伴なってさらに
余分なサイクルを必要とする。However, in the conventional processing method with the above-mentioned configuration, by performing an interrupt, a loss cycle of 2 to 4 cycles occurs at the time of the interrupt, and 2 to 4 cycles are lost when returning from the interrupt.
A loss cycle of 3 to 3 cycles occurs. Also, when applying to a digital signal processing processor that has two or more conveyor registers, the timer is not reset at the time of an interrupt in such a digital signal processing processor, so the timer or conveyor register must be updated in the interrupt routine. This requires additional cycles.
このようなロスサイクルは、実時間処理プログラムの設
計、開発段階時にプログラムの最大動作周波数の低下を
もたらすという問題があった。Such loss cycles pose a problem in that the maximum operating frequency of the program decreases during the design and development stages of the real-time processing program.
従来のデジタル信号処理プロセッサにおいて、割込みを
使わずに実時間処理を行なわせる仕方として、デジタル
信号処理プロセッサの外部にタイマを設け、タイマから
の信号でプログラム中の分岐命令を制御することも考え
られるが、この場合には、タイマを外付けにするなめに
外付部品分のコストがかかるという欠点がある。In a conventional digital signal processing processor, one possible way to perform real-time processing without using interrupts is to install a timer external to the digital signal processing processor and use signals from the timer to control branch instructions in the program. However, in this case, there is a drawback that since the timer is externally attached, the cost of external parts is increased.
本発明は、サンプリングレートの設定が容易であり、デ
ジタル信号処理プロセッサの能力を最大限に利用した実
時間処理を行なわせることができて、実時間処理の設計
、開発時にプログラムの動作周波数の限界値の低下を有
効に防止することの可能なデジタル信号処理プロセッサ
における実時間処理方式を提供することを目的としてい
る。According to the present invention, the sampling rate can be easily set, and real-time processing can be performed making full use of the capabilities of the digital signal processing processor. It is an object of the present invention to provide a real-time processing method in a digital signal processor that can effectively prevent a decrease in value.
上記目的を達成するために、本発明は、タイマ手段と、
所定の値か設定される実時間処理のモードと、プログラ
ムの番地を指示するプログラムカウンタとを有し、モー
ド切換手段が実時間処理のモードに切換わつている場合
において、タイマ手段をリセットし、プログラムカウン
タを所定番地に初期設定するようになっていることを特
徴としている。In order to achieve the above object, the present invention includes a timer means;
The method has a real-time processing mode in which a predetermined value is set and a program counter that indicates a program address, and when the mode switching means is switched to the real-time processing mode, resetting the timer means, It is characterized in that the program counter is initially set to a predetermined location.
また、実時間処理のモードに切換可能なモード切換手段
を・設けたときには、モード切換手段が実時間処理のモ
ードに切換わっている場合に、タイマ手段をリセットし
、プログラムカウンタを所定番地に初期設定するように
なっている。In addition, when a mode switching means capable of switching to the real-time processing mode is provided, when the mode switching means is switched to the real-time processing mode, the timer means is reset and the program counter is initialized to a predetermined location. It is now set.
上記のような構成のデジタル信号処理プロセッサにおけ
る実時間処理方式では、実時間処理のモードに、例えば
実時間処理の周期を定める値を予め設定しておく、モー
ド切換手段が実時間処理のモードに設定されている値と
一致すると、タイマ手段がリセットされ、これにより実
時間処理の周期が定まる。In the real-time processing method in the digital signal processing processor configured as described above, the mode switching means sets the real-time processing mode to, for example, a value that determines the real-time processing cycle in advance. When the value matches the set value, the timer means is reset, thereby determining the period of real-time processing.
またタイマ手段がリセットされるとともにプログラムカ
ウンタは所定番地１例えば実時間処理の開始番地に初期
設定され、これにより実時間処理プログラムを上記周期
でこの開始番地から実行することができる。Further, the timer means is reset and the program counter is initialized to a predetermined address 1, for example, the start address of real-time processing, so that the real-time processing program can be executed from this start address at the above-mentioned period.
またモード切換手段を設けた場合には、タイマ値と実時
間処理のモードに設定されている値とが一致したときに
、モードが切換わっていない状態では、例えば従来通り
の割込み等の制御を行なう制御回路を駆動し割込み処理
等を行なわせることができて、モードが切換わっている
状態では、タイマ手段をリセットしプログラムカウンタ
を所定番地に初期設定して実時間処理を行なわせること
ができる。In addition, if a mode switching means is provided, when the timer value matches the value set in the real-time processing mode, if the mode has not been switched, for example, conventional interrupt control etc. When the mode is switched, the timer means can be reset and the program counter can be initialized to a predetermined location to perform real-time processing. .
このようにモード切換えを行なうことによって従来の機
能を損ねることなく、ロスサイクルのない実時間処理を
実現できる。By performing mode switching in this manner, real-time processing without loss cycles can be realized without impairing conventional functions.
以下、本発明の一実施例を図面に基づいて説明する。 Hereinafter, one embodiment of the present invention will be described based on the drawings.
第１図は本発明に係るデジタル信号処理プロセッサの一
実施例の回路構成図である。FIG. 1 is a circuit diagram of an embodiment of a digital signal processing processor according to the present invention.
第１図を参照すると、本実施例のデジタル信号処理プロ
セッサは、データ入力バス１０．データ出力バス１１に
接続され、タロツク信号ＣＫに同期して作動するタイマ
レジスタ１およびコンベアレジスタ２と、タイマレジス
タ１とコンベアレジスタ２とを比較し比較結果が一致し
たときに一致信号ＥＱを出力するコンパレータ３と、コ
ンパレータ３からの一致信号ＥＱをクロック信号ＣＫに
同期させて出力するレジスタ４と、割込み等の制御を行
なう制御回路５と、セレクト信号ＳＥＬに応じてトラン
スミッションゲート６を０Ｎ１０ＦＦしてモードを切換
えるモード切換回路７と、トランスミッションゲート６
がＯＮ時に一致信号ＥＱによって初期値すなわちプログ
ラムスタート番地が設定されるプログラムカウンタ８と
を備えている。Referring to FIG. 1, the digital signal processing processor of this embodiment has a data input bus 10. Compares timer register 1 and conveyor register 2, which are connected to data output bus 11 and operate in synchronization with tarok signal CK, with timer register 1 and conveyor register 2, and outputs a match signal EQ when the comparison results match. A comparator 3, a register 4 that outputs the match signal EQ from the comparator 3 in synchronization with the clock signal CK, a control circuit 5 that controls interrupts, etc., and a transmission gate 6 that is set to 0N10FF in accordance with the select signal SEL to set the mode. a mode switching circuit 7 that switches the mode, and a transmission gate 6
A program counter 8 is provided with an initial value, that is, a program start address, set by a match signal EQ when the program counter 8 is turned on.
タイマレジスターは、クロック信号ＣＫに同期してアダ
ー９によりその値が“１”づつ歩進されるようになって
おり、セレクト信号ＳＥＬがハイレベル“Ｈ″になって
トランスミッションゲート６がＯＮになると、レジスタ
４からの一致信号ＥＱによってリセットされるようにな
っている。また、コンベアレジスタ２には、所定の値１
例えば実時間処理の周期を定める値が設定されるように
なっている。The value of the timer register is incremented by "1" by the adder 9 in synchronization with the clock signal CK, and when the select signal SEL becomes high level "H" and the transmission gate 6 is turned ON. , and is reset by a match signal EQ from register 4. In addition, the conveyor register 2 has a predetermined value 1.
For example, a value that determines the cycle of real-time processing is set.
また、プログラムカウンタ８は、第１図の例では、１６
ビツト幅の番地を与えるように１６個のＭｏＳトランジ
スタＰ 乃至Ｐ１５が使用されておす、第５番目のＭＯ
ＳトランジスタＰ４のゲートにはインバータ１２が接続
され、トランスミッションゲート６がＯＮになってレジ
スタ４からの一致信号ＥＱをレジスタ１３でタロツク信
号ＣＫに同期させて受けると、このＭｏ３）ランジスタ
Ｐ４からの出力だけが“１”となり、他のＭＯＳトラン
ジスタＰ 〜ｐ、ｐ −、−ｐ からの出力０
３ ５ １５
は“０”となる、これによって、一致信号ＥＱが加わる
とき、プログラムカウンタ８にプログラムスタート番地
として、１６進表示で’０ＯＩＯＨ”を設定することが
できる。In addition, the program counter 8 is 16 in the example of FIG.
Sixteen MoS transistors P to P15 are used to provide a bit-wide address.
An inverter 12 is connected to the gate of the S transistor P4, and when the transmission gate 6 is turned ON and the register 13 receives the match signal EQ from the register 4 in synchronization with the tarok signal CK, the output from the Mo3) transistor P4 is only becomes "1", and the output from other MOS transistors P ~ p, p -, -p becomes 0.
3 5 15 becomes "0", so that when the match signal EQ is added, '0OIOH' can be set in the program counter 8 as the program start address in hexadecimal notation.
なおこれらの回路は例えばＭＯＳデバイスで実現され、
外付回路とすることなく全て１チツプ上に実装すること
が可能となっている。Note that these circuits are realized with MOS devices, for example,
It is now possible to implement everything on one chip without using external circuits.
このような構成のデジタル信号処理プロセッサにおける
実時間処理を次に説明する。Real-time processing in the digital signal processor having such a configuration will be described next.
タイマレジスタ１は、クロック信号ＣＫに同期してアダ
ー９によりその値が“ＩＨづつ歩進し、タイマとして機
能する。このタイマレジスタ１からのタイマ値がコンベ
アレジスタ２に予め設定されている値と一致すると、コ
ンパレータ３から一致信号ＥＱが出力されレジスタ４で
は、この一致信号ＥＱをタロツク信号ＣＫに同期して出
力する。The timer register 1 functions as a timer by incrementing its value by "IH" by the adder 9 in synchronization with the clock signal CK. When there is a match, the comparator 3 outputs a match signal EQ, and the register 4 outputs this match signal EQ in synchronization with the tarok signal CK.
セレクト信−１１３ＳＥＬがロウレベル“Ｌ″のときに
は、トランスミッションゲート６はＯＦＦとなっており
、モード切換回路７等は一致信号ＥＱから切離されモー
ド切換えは行なわれない、従って、この場合には、一致
信号ＥＱによるタイマレジスタ１のリセットは行なわれ
ず、従来のように、制御回路５からのタイマ割込みによ
ってサンプリングレートを決めることができる。When the select signal 113SEL is at the low level "L", the transmission gate 6 is OFF, the mode switching circuit 7, etc. are disconnected from the coincidence signal EQ, and mode switching is not performed. Therefore, in this case, the coincidence The timer register 1 is not reset by the signal EQ, and the sampling rate can be determined by a timer interrupt from the control circuit 5 as in the conventional case.
これに対してセレクト信号ＳＥＬがハイレベル“Ｈ”の
ときには、トランスミッションゲート６がＯＮになり、
実時間処理のモードに切換わる。On the other hand, when the select signal SEL is at a high level "H", the transmission gate 6 is turned on.
Switches to real-time processing mode.
このモードでは、一致信号ＥＱはモード切換回路７を介
して、タイマレジスタ１にリセット信号として加わる一
方、プログラムカウンタ８は上述したように“０ＯＩＯ
Ｈ″に初期設定される。この番地”０ＯＩＯＨ″は、プ
ログラムスタート番地として設定したもので、サンプリ
ングレートごとの処理プログラムは、この番地“ＯＯ１
０）ｉ”からプログラムメモリ（図示せず）に格納され
るものとする。In this mode, the match signal EQ is applied to the timer register 1 as a reset signal via the mode switching circuit 7, while the program counter 8 is outputted as "0OIO" as described above.
This address "0OIOH" is set as the program start address, and the processing program for each sampling rate is initially set to this address "OO1H".
0) i” and stored in a program memory (not shown).
第２図（ａ）乃至（ｄ）はコンベアレジスタ２に“Ｎ”
が設定され、モードが切換わっているときのクロック信
号ＣＫ、タイマレジスタ１．一致信号ＥＱ、プログラム
力、ウンタ８の動作をそれぞれ示すタイムチャートであ
る。Figure 2 (a) to (d) shows “N” in conveyor register 2.
is set and the clock signal CK when the mode is switched, timer register 1. 5 is a time chart showing the operation of the coincidence signal EQ, the program power, and the counter 8, respectively.
第２図（ａ）乃至（Ｃ）かられかるように、セレクト信
号ＳＥＬがハイレベル“１−１”であってモードが切換
わっているときには、タイマレジスタ１が“０”から“
＋１”づつ歩進されて“Ｎ”になると、レジスタ４から
は一致信号ＥＱが出力されてタイマレジスタ１をリセッ
トする。このように−致信号ＥＱの出力によりタイマレ
ジスタ１がリセットされるので、従来のように割込みル
ーチン中で行なう場合に比べてサンプリングレートの設
定が極めて容易となり、余分なサイクルを必要としない
、また一致信号ＥＱは、プログラムカウンタ８に入力し
、第２図（ｄ）に示すように、レジスタ１３によって１
タイミングずらした時点でプログラムカウンタ８を“０
ＯＩＯＨ”番地に設定する。As can be seen from FIGS. 2(a) to (C), when the select signal SEL is at a high level "1-1" and the mode is being switched, the timer register 1 changes from "0" to "
When the timer register 1 is incremented by "+1" and reaches "N", the match signal EQ is output from the register 4 and the timer register 1 is reset.In this way, the timer register 1 is reset by the output of the - match signal EQ. Compared to the conventional method of setting the sampling rate during an interrupt routine, setting the sampling rate is extremely easy and no extra cycles are required. 1 by register 13 as shown.
When the timing is shifted, program counter 8 is set to “0”.
OIOH” address.
これにより、コンベアレジスタ２にＮ”が設定されてい
る場合には、（Ｎ＋１ ） ｘ （タイマレジスタのレ
ート）ごとにすなわちコンベアレジスタ２によって定め
られる周期で“０ＯＩＯＨ″番地からのプログラムを実
行することになる。この際に、“ＯＯ１０Ｈ”番地から
のプログラムには時間設定に関する処理が不要で、割込
処理によるロスサイクルがないので、デジタル信号処理
プロセッサの能力を最大限に生かした実時間処理が可能
となる。また、デジタル信号処理アルゴリズムの開発時
には、動作周波数の限界値を調べることが必要であり、
このときにデジタル信号処理プロセッサの機構から生ず
るロスサイクルによってこの限界値が下げられることは
許されない、従来の方式では、前述のようにロスサイク
ルによってこの限界が下げられるという事態が生じたが
、本実施例では、モード切換を行ない実時間処理のモー
ドを選択することによって上述のようにロスサイクルが
生じないので、開発時に調べられるべき動作周波数の限
界値が下げられるのを有効に防止することができる。As a result, if conveyor register 2 is set to "N", the program starting from address "0OIOH" can be executed every (N+1) x (timer register rate), that is, at the period determined by conveyor register 2. At this time, the program starting from address "OO10H" does not require processing related to time setting, and there is no loss cycle due to interrupt processing, so real-time processing that takes full advantage of the capabilities of the digital signal processing processor is possible. In addition, when developing digital signal processing algorithms, it is necessary to check the operating frequency limit.
At this time, it is not allowed that this limit value is lowered by loss cycles generated from the mechanism of the digital signal processing processor.In the conventional method, this limit value was lowered by loss cycles as described above, but this In the embodiment, by performing mode switching and selecting the real-time processing mode, loss cycles do not occur as described above, so it is possible to effectively prevent the operating frequency limit value to be checked during development from being lowered. can.
第３図は本実施例による実時間処理のモードを用いた場
合のプログラムの一例を参考のために示した図であって
、第３図ではプログラムはアセンブラ言語によって記述
され、プログラムメモリの所定番地に格納されている。FIG. 3 is a diagram showing for reference an example of a program when using the real-time processing mode according to the present embodiment. In FIG. is stored in.
すなわち、実時間処理プログラムは、”０ＯＩＯＨ’”
番地から格納され、実時間処理プログラムの最後には常
に同じ番地にジャンプする無限ジャンプ命令ｒ ｈｅｒ
ｅｊＩＩｐｙｔ ｈａｒｅ Ｊを置き、処理終了後には
００１０）１”番地への分岐待ちになるようにしている
。In other words, the real-time processing program is "0OIOH'"
An infinite jump instruction r her that is stored from address and always jumps to the same address at the end of the real-time processing program.
ejIIpyt hare J is placed, and after the processing is completed, it waits for branching to address 0010)1''.
またこの例では“０ｆＯＯＩ−ｒ番地をデジタル信号処
理プロセッサのスタート番地として割当てており、“０
ｆＯＯＨ”番地からは、コンベアレジスタ２の設定、タ
イマレジスタ１の初期設定。In addition, in this example, address “0fOOI-r is assigned as the start address of the digital signal processing processor,
From address "fOOH", conveyor register 2 settings and timer register 1 initial settings.
モード設定（セレクト信号Ｓ Ｅ Ｌの決定）に関する
命令を置き、これらの命令の後に’００１０１１”番地
にジャンプさせるジャンプ命令ｒ ｊｌｐａｔ ００１
０８ Ｊを置いている。この例では、コンベアレジスタ
２には“Ｎ”が設定され、タイマレジスタ１には“−１
”が初期設定され、セレクト信号ＳＥＬは“Ｈ”に設定
される。なおタイマレジスタ１の設定命令では、タイマ
レジスタ１に“−１”（１６進表示で“ＦＦＦＦＨ″）
が設定されるので、その後のモード設定の命令および、
ジャンプ命令の２つの命令を実行し処理プログラムの開
始番地である’００１０）１番地にジャンプしたときに
、タイマレジスタ１を０ＯＯＩＨ″にすることができる
。Place instructions related to mode setting (determination of select signal SEL) and jump instruction to jump to address '001011' after these instructions r jlpat 001
08 J is placed. In this example, conveyor register 2 is set to “N” and timer register 1 is set to “-1”.
” is initialized, and the select signal SEL is set to “H”.In addition, in the setting instruction for timer register 1, “-1” (“FFFFH” in hexadecimal notation) is set in timer register 1.
is set, subsequent mode setting instructions and
When the two jump instructions are executed and the program jumps to address '0010)1 which is the start address of the processing program, timer register 1 can be set to 0OOIH''.
このように本実施例では、常にコンベアレジスタ２．タ
イマレジスタ１の初期設定と実時間処理のモードの切換
えのみで割込み処理等を行なわずにすぐに実時間処理プ
ログラムを実行させることができて、またこのプログラ
ムの処理が終了した時点において割込みから、の復帰処
理等を行なわずとも良いので、従来の方式に比べてロス
サイクルを著しく低減することが可能となる。さらに上
記方式は、ＭＯＳデバイス等の回路により１チツプ上で
実現されるので、これを外付回路とせずとも良く、コス
トが増大するのを防止できる。In this way, in this embodiment, the conveyor register 2. By simply initializing timer register 1 and switching the real-time processing mode, the real-time processing program can be executed immediately without interrupt processing, and when the processing of this program is completed, the interrupt can be executed. Since there is no need to perform recovery processing, etc., it is possible to significantly reduce cycle loss compared to conventional systems. Furthermore, since the above method is realized on one chip using a circuit such as a MOS device, this does not need to be an external circuit, and an increase in cost can be prevented.
またモード切換回路７におけるモード切換えによって上
記方式に切換わるようにすれば上述のような新たな回路
等を追加した場合にも割込み等の制御を行なう従来の機
能を何ら妨げずに済む。Furthermore, if the mode switching circuit 7 switches the mode to the above method, even if a new circuit as described above is added, the conventional function of controlling interrupts etc. will not be disturbed in any way.
以上に説明したように、本発明によれば、タイマ値が実
時間処理のモードに設定されている所定の値と一致した
ときにタイマ手段をクリアしプログラムカウンタを所定
番地に初期設定するようにしているので、サンプリング
レートの設定が容易であり、デジタル信号処理プロセッ
サの能力を最大限に利用した実時間処理を行なわせるこ
とができて、実時間処理の設計、開発時にプログラムの
動作周波数の限界値の低下を有効に防止することができ
る。As explained above, according to the present invention, when the timer value matches a predetermined value set in the real-time processing mode, the timer means is cleared and the program counter is initialized to a predetermined location. This makes it easy to set the sampling rate and allows real-time processing to take full advantage of the capabilities of the digital signal processing processor, making it possible to avoid the limits of the program's operating frequency when designing and developing real-time processing. A decrease in value can be effectively prevented.
また、モード切換手段によって実時間処理のモードに切
換可能とした場合には、従来の割込み処理等の機能を何
ら損ねることなくモードを切換えることによって上述し
た効果を得ることができる。Further, if the mode switching means allows switching to the real-time processing mode, the above-mentioned effects can be obtained by switching the mode without any loss of conventional functions such as interrupt processing.
第１図は本発明に係るデジタル信号処理プロセッサの一
実施例の回路構成図、第２図（ａ）乃至（ｄ）はコンベ
アレジスタに“Ｎ″が設定されているときの実時間処理
制御の動作を示すタイムチャート、第３図は本実施例に
よる実時間処理のモードを用いた場合のプログラムの一
例を示す参考図である。
１・・・タイマレジスタ、２・・・コンベアレジスタ、
３・・・コンパレータ、４．１３・・・レジスタ、５・
・・制御回路、６・・・トランスミッションゲート、７
・・・モード切換回路、８・・・プログラムカウンタ、
９・・・アダー、ＥＱ・・・一致信号Ｅ、ＳＥＬ・・・
セレクト信号、
ＣＫ・・・クロック信号FIG. 1 is a circuit diagram of an embodiment of the digital signal processing processor according to the present invention, and FIGS. 2(a) to 2(d) show real-time processing control when "N" is set in the conveyor register. A time chart showing the operation, and FIG. 3 is a reference diagram showing an example of a program when using the real-time processing mode according to the present embodiment. 1...Timer register, 2...Conveyor register,
3...Comparator, 4.13...Register, 5.
...Control circuit, 6...Transmission gate, 7
...Mode switching circuit, 8...Program counter,
9... Adder, EQ... Match signal E, SEL...
Select signal, CK...clock signal
Claims (1)
プログラムの番地を指示するプログラムカウンタとを有
し、タイマ手段からのタイマ値が設定手段に設定されて
いる値と一致したときに、タイマ手段をリセットしプロ
グラムカウンタを所定番地に初期設定するようになつて
いることを特徴とするデジタル信号処理プロセッサにお
ける実時間処理方式。２）タイマ手段と、所定の値が設
定される設定手段と、実時間処理のモードに切換可能な
モード切換手段と、プログラムの番地を指示するプログ
ラムカウンタとを有し、モード切換手段が実時間処理の
モードに切換わっている場合において、タイマ手段から
のタイマ値が設定手段に設定されている値と一致したと
きに、タイマ手段をリセットしプログラムカウンタを所
定番地に初期設定するようになつていることを特徴とす
るデジタル信号処理プロセッサにおける実時間処理方式
。1) a timer means and a setting means for setting a predetermined value;
and a program counter that indicates the address of the program, and when the timer value from the timer means matches the value set in the setting means, the timer means is reset and the program counter is initialized to a predetermined address. A real-time processing method in a digital signal processing processor characterized by the following characteristics: 2) It has a timer means, a setting means for setting a predetermined value, a mode switching means capable of switching to a real-time processing mode, and a program counter for indicating a program address, and the mode switching means is a real-time processing mode. When switching to processing mode, when the timer value from the timer means matches the value set in the setting means, the timer means is reset and the program counter is initialized to a predetermined location. A real-time processing method in a digital signal processing processor characterized by:
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14452689A JPH039432A (en) | 1989-06-07 | 1989-06-07 | Real time processing system for digital signal processing processor |
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| JP14452689A JPH039432A (en) | 1989-06-07 | 1989-06-07 | Real time processing system for digital signal processing processor |
Publications (1)
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| JPH039432A true JPH039432A (en) | 1991-01-17 |
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|---|---|
| JP (1) | JPH039432A (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5755453A (en) * | 1980-09-19 | 1982-04-02 | Nec Corp | Timer device |
| JPS5797149A (en) * | 1980-12-09 | 1982-06-16 | Seiko Epson Corp | Interruption processing circuit |
| JPS59218569A (en) * | 1983-05-27 | 1984-12-08 | Hitachi Micro Comput Eng Ltd | Microcomputer |
| JPS63156247A (en) * | 1986-12-19 | 1988-06-29 | Fujitsu Ltd | Program controller |
-
1989
- 1989-06-07 JP JP14452689A patent/JPH039432A/en active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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