JPH0773677A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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- JPH0773677A JPH0773677A JP5171177A JP17117793A JPH0773677A JP H0773677 A JPH0773677 A JP H0773677A JP 5171177 A JP5171177 A JP 5171177A JP 17117793 A JP17117793 A JP 17117793A JP H0773677 A JPH0773677 A JP H0773677A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にメモリの読出しの高速化を図った半導体集積回
路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device and, more particularly, to a semiconductor integrated circuit for speeding up reading of a memory.
【0002】[0002]
【従来の技術】図4は半導体集積回路によるメモリ装置
の概略構成を示すブロック図である。図4において、ア
ドレス信号201は一対のコンプリメンタリなクロック
信号112及び113によりアドレスレジスタ61に取
込まれる。この取込まれたアドレス信号202はRAM
マクロ(メモリセルアレイ及びその周辺回路を含むもの
で、単独でRAMの機能を有する構成のもの)6内のア
ドレスバッファ62へ送出され、このRAMマクロ6の
アドレス信号として用いられる。以上の構成から判る様
に、クロック信号112及び113と同期して、RAM
マクロ6に対しアドレス信号が供給されるようになって
いる。2. Description of the Related Art FIG. 4 is a block diagram showing a schematic structure of a memory device including a semiconductor integrated circuit. In FIG. 4, the address signal 201 is taken into the address register 61 by a pair of complementary clock signals 112 and 113. This fetched address signal 202 is a RAM
The data is sent to an address buffer 62 in a macro (which includes a memory cell array and its peripheral circuits and has a configuration having a RAM function independently) 6 and is used as an address signal of the RAM macro 6. As can be seen from the above configuration, the RAM is synchronized with the clock signals 112 and 113.
An address signal is supplied to the macro 6.
【0003】この様なRAMマクロ6は図5にその一部
回路を示す構成となっており、特に図5はメモリセル1
からの読出しデータの読出し電流部分の構成を示す回路
図である。Such a RAM macro 6 has a structure in which a part of its circuit is shown in FIG. 5. In particular, FIG.
6 is a circuit diagram showing a configuration of a read current portion of read data from FIG.
【0004】基準電圧発生回路7は線111によりトラ
ンジスタ53及び54のベースに接続されている。トラ
ンジスタ53及び54のエミッタは夫々線108及び線
109により抵抗57及び58に接続されている。抵抗
57及び58の他方は、VEE電位103に共通に接続さ
れている。The reference voltage generating circuit 7 is connected to the bases of the transistors 53 and 54 by a line 111. The emitters of transistors 53 and 54 are connected to resistors 57 and 58 by lines 108 and 109, respectively. The other of the resistors 57 and 58 is commonly connected to the VEE potential 103.
【0005】また、トランジスタ53及び54のコレク
タは、夫々トランジスタ51及び52のエミッタと接続
されている。トランジスタ51及び52のベースは線1
10により共通に接続され、各コレクタはディジット線
101及び102に夫々接続されている。ディジット線
101及び102には、メモリセル1に含まれるトラン
ジスタ11及び12のエミッタが夫々接続されている。
また、ワード線119がメモリセル1に接続されてい
る。メモリセル1及び基準電圧発生回路7の詳細は、特
に必要ではないので省略する。The collectors of the transistors 53 and 54 are connected to the emitters of the transistors 51 and 52, respectively. The bases of transistors 51 and 52 are line 1
10 are commonly connected, and each collector is connected to digit lines 101 and 102, respectively. The digit lines 101 and 102 are connected to the emitters of the transistors 11 and 12 included in the memory cell 1, respectively.
Also, the word line 119 is connected to the memory cell 1. Details of the memory cell 1 and the reference voltage generating circuit 7 are omitted because they are not particularly necessary.
【0006】動作の概要につき説明する。基準電圧発生
回路7は、トランジスタ53,54、抵抗57,58は
定電流源を構成しており、線111の基準電位によって
設定された一定の読出し電流がトランジスタ53及び5
4(すなわち線106及び線107)から流れる。An outline of the operation will be described. In the reference voltage generating circuit 7, the transistors 53 and 54 and the resistors 57 and 58 form a constant current source, and a constant read current set by the reference potential of the line 111 is applied to the transistors 53 and 5.
4 (ie line 106 and line 107).
【0007】クロック112及び113に同期してアド
レスバッファ62に入力されたアドレスにより、線11
0がハイレベル電位になると、トランジスタ51及び5
2から読出し電流が流れる。同時にアドレスによりワー
ド線119がハイレベル電位になると、メモリセル1が
選択され、トランジスタ11または12のどちらか一方
から読出し電流が流れ、データを読出すことができる。The address input to address buffer 62 in synchronization with clocks 112 and 113 causes line 11
When 0 becomes a high level potential, transistors 51 and 5
A read current flows from 2. At the same time, when the word line 119 is brought to a high level potential by an address, the memory cell 1 is selected, and a read current flows from either one of the transistors 11 and 12, and data can be read.
【0008】[0008]
【発明が解決しようとする課題】近年、装置の高速化に
より、図4に示す様にRAMマクロ6とアドレスレジス
タ61とを同一の集積回路素子に搭載し、レジスタ61
からRAMマクロ6までの遅延時間を短縮して装置全体
としての高速化を図る手法が用いられている。この場
合、レジスタ61に対するセット信号としてクロック信
号112,113が入力されるが、従来はこのクロック
信号をRAMマクロ6では使用しておらず、十分な高速
化が達成されていないとう問題があった。In recent years, due to the speeding up of the device, the RAM macro 6 and the address register 61 are mounted on the same integrated circuit element as shown in FIG.
There is used a method of reducing the delay time from to the RAM macro 6 to speed up the entire device. In this case, the clock signals 112 and 113 are input as set signals to the register 61, but the clock signal has not been used in the RAM macro 6 in the related art, and there is a problem that sufficient speedup is not achieved.
【0009】本発明の目的は、このクロック信号をデー
タ読出し時に積極的に用いてメモリアクセスの高速化を
図った半導体集積回路装置を提供することである。An object of the present invention is to provide a semiconductor integrated circuit device in which the clock signal is positively used at the time of reading data to speed up memory access.
【0010】[0010]
【課題を解決するための手段】本発明による半導体集積
回路装置は、複数のメモリセルと、前記メモリセルの1
つを選択するためのアドレス信号をクロック信号に同期
して取込むアドレスレジスタと、前記アドレス信号によ
り選択されたメモリセルからの読出し電流を検出する読
出し電流検出手段と、前記クロック信号に同期して前記
読出し電流を制御する制御手段とを含むことを特徴とす
る。A semiconductor integrated circuit device according to the present invention includes a plurality of memory cells and one of the memory cells.
An address register for fetching an address signal for selecting one of the memory cells in synchronization with a clock signal, a read current detecting means for detecting a read current from the memory cell selected by the address signal, and a clock signal in synchronization with the clock signal. And a control means for controlling the read current.
【0011】[0011]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【0012】図1は本発明の一実施例の回路図であり、
図2は本発明の一実施例のブロック図である。先ず、図
2を参照すると、アドレス信号201は一対のコンプリ
メンタリなクロック信号112及び113によりアドレ
スレジスタ61にセットされる。このアドレスレジスタ
61にセットされたアドレス信号は線202からRAM
マクロ6のアドレスバッファ62に送出され、RAMマ
クロ6のアドレス信号として使用される。また、クロッ
ク信号112及び113はRAMマクロ6内のクロック
バッファ2にも供給されている。FIG. 1 is a circuit diagram of an embodiment of the present invention.
FIG. 2 is a block diagram of an embodiment of the present invention. First, referring to FIG. 2, the address signal 201 is set in the address register 61 by a pair of complementary clock signals 112 and 113. The address signal set in the address register 61 is transferred from the line 202 to the RAM.
It is sent to the address buffer 62 of the macro 6 and used as the address signal of the RAM macro 6. The clock signals 112 and 113 are also supplied to the clock buffer 2 in the RAM macro 6.
【0013】次に、図1の回路について説明する。トラ
ンジスタ51〜54、抵抗57及び58、メモリセル1
から構成される部分は従来例と同様である。すなわち、
トランジスタ53及び54のエミッタは夫々線108及
び線109により抵抗57及び58に接続されている。
また、トランジスタ53及び54のコレクタは夫々トラ
ンジスタ51及び52のエミッタと接続されている。ト
ランジスタ51及び52のベースは線110により共通
に接続され、コレクタは夫々ディジット線101及び1
02に接続されている。Next, the circuit of FIG. 1 will be described. Transistors 51-54, resistors 57 and 58, memory cell 1
The part composed of is similar to the conventional example. That is,
The emitters of transistors 53 and 54 are connected to resistors 57 and 58 by lines 108 and 109, respectively.
The collectors of the transistors 53 and 54 are connected to the emitters of the transistors 51 and 52, respectively. The bases of transistors 51 and 52 are commonly connected by line 110 and the collectors are digit lines 101 and 1, respectively.
02 is connected.
【0014】ディジット線101及び102には、メモ
リセル1に含まれるトランジスタ11及び12のエミッ
タが夫々接続されている。ワード線109がメモリセル
1に接続されている。The digit lines 101 and 102 are connected to the emitters of the transistors 11 and 12 included in the memory cell 1, respectively. The word line 109 is connected to the memory cell 1.
【0015】基準電位発生回路4の出力は、線105に
よりトランジスタ59のベースと接続されている。トラ
ンジスタ59のコレクタはGND電位104と接続さ
れ、エミッタ電位はトランジスタ53,54のベース電
位と共通に線111に接続されている。また、線111
にはダイオード55のアノード側が接続されている。一
方、カソード側は線118を介して抵抗56と接続され
ている。抵抗56のもう一方の端子はVEEレベル103
と接続されている。The output of the reference potential generating circuit 4 is connected to the base of the transistor 59 by the line 105. The collector of the transistor 59 is connected to the GND potential 104, and the emitter potential is connected to the line 111 in common with the base potentials of the transistors 53 and 54. Also, line 111
The anode side of the diode 55 is connected to. On the other hand, the cathode side is connected to the resistor 56 via the line 118. The other terminal of the resistor 56 is at VEE level 103
Connected with.
【0016】クロックバッファ2はクロック112及び
113を入力とし、その出力115は容量3を介して線
111と結合されている。クロック112及び113は
夫々トランジスタ21及び22のベースに接続されてい
る。トランジスタ21及び22のエミッタは共に線11
6によってトランジスタ23のコレクタに接続されてい
る。トランジスタ23のベースには基準電位114が供
給されており、エミッタは線117により抵抗25に接
続される。抵抗25のもう一方の端はVEEレベル103
に接続されている。The clock buffer 2 receives clocks 112 and 113 as inputs, and its output 115 is coupled to the line 111 via the capacitor 3. Clocks 112 and 113 are connected to the bases of transistors 21 and 22, respectively. The emitters of transistors 21 and 22 are both line 11
It is connected by 6 to the collector of the transistor 23. The reference potential 114 is supplied to the base of the transistor 23, and the emitter is connected to the resistor 25 by the line 117. The other end of the resistor 25 is at VEE level 103
It is connected to the.
【0017】トランジスタ21のコレクタはGNDレベ
ル104に接続されている。トランジスタ22のコレク
タは線115により抵抗24に接続されている。抵抗2
4のもう一方の端はGNDレベル104に接続されてい
る。The collector of the transistor 21 is connected to the GND level 104. The collector of transistor 22 is connected to resistor 24 by line 115. Resistance 2
The other end of 4 is connected to the GND level 104.
【0018】ディジット線101及び線102にはセン
スアンプ8が接続されており、ディジット線101及び
102に流れる電流―電圧変換を行い、出力120及び
出力121から、読出しデータとして出力する。A sense amplifier 8 is connected to the digit lines 101 and 102, performs current-voltage conversion in the digit lines 101 and 102, and outputs the read data from the outputs 120 and 121.
【0019】以上の様な構成で、本発明の一実施例につ
いて更に説明を行う。尚、基準電圧発生回路4の構成、
センスアンプ8の内部の構成ならびにメモリセル1内部
の構成は、本発明においては本質的な特徴ではないの
で、説明を省略する。An embodiment of the present invention having the above construction will be further described. In addition, the configuration of the reference voltage generation circuit 4,
The internal configuration of the sense amplifier 8 and the internal configuration of the memory cell 1 are not essential features of the present invention, and thus the description thereof is omitted.
【0020】図3に本発明の一実施例のタイミング図を
示す。のクロック112及びクロック113によりア
ドレスレジスタ61にアドレス201がセットされる
()。セットされるタイミングはクロック112の立
下りである。尚、アドレス201はクロック112及び
113に対し、十分な時間的余裕があるものとする。こ
のアドレスにより、読出しデータがアクセスされる。FIG. 3 shows a timing diagram of an embodiment of the present invention. The address 201 is set in the address register 61 by the clock 112 and the clock 113 () (). The timing to be set is the falling edge of the clock 112. It is assumed that the address 201 has a sufficient time margin with respect to the clocks 112 and 113. The read data is accessed by this address.
【0021】一方、クロックバッファ2においては、ト
ランジスタ23と抵抗25とにより定電流源が構成され
ており、トランジスタ21と22のエミッタが共通に接
続されたいわゆる差動増幅回路が形成されている。すな
わち、クロック112がハイレベル,クロック113が
ローレベルであるときは、出力の線115はローレベル
となり、逆にクロック112がローレベル,クロック1
13がハイレベルのときには、出力の線115はハイレ
ベル(この場合はGNDレベル)となる。線115の波
形を図3に示す。On the other hand, in the clock buffer 2, a constant current source is constituted by the transistor 23 and the resistor 25, and a so-called differential amplifier circuit in which the emitters of the transistors 21 and 22 are commonly connected is formed. That is, when the clock 112 is at high level and the clock 113 is at low level, the output line 115 is at low level, and conversely, the clock 112 is at low level and clock 1
When 13 is at the high level, the output line 115 is at the high level (in this case, the GND level). The waveform of line 115 is shown in FIG.
【0022】メモリセル1、トランジスタ51〜54、
抵抗57及び58から構成される回路の動作は従来例と
同様である。すなわち定電圧発生回路4の出力線105
のレベルから、トランジスタ57のB―E間電圧分だけ
降下した定電圧が線111に供給されているから、トラ
ンジスタ53と抵抗57、及びトランジスタ54と抵抗
58からなる回路は定電流源を構成している。Memory cell 1, transistors 51-54,
The operation of the circuit composed of the resistors 57 and 58 is similar to that of the conventional example. That is, the output line 105 of the constant voltage generation circuit 4
Since the constant voltage dropped by the voltage between B and E of the transistor 57 is supplied to the line 111 from the level of, the circuit including the transistor 53 and the resistor 57 and the circuit including the transistor 54 and the resistor 58 constitutes a constant current source. ing.
【0023】ここで、クロック112及び113に同期
してアドレスバッファ62に入力されたアドレスにより
線110がハイ電位になると、トランジスタ51及び5
2から読出し電流が流れる。このとき、このアドレスに
より、ワード線119がハイ電位になると、メモリセル
1が選択され、トランジスタ11または12のどちらか
一方から読出し電流が流れる。Here, when the line 110 becomes high potential by the address input to the address buffer 62 in synchronization with the clocks 112 and 113, the transistors 51 and 5 are connected.
A read current flows from 2. At this time, when the word line 119 is brought to a high potential by this address, the memory cell 1 is selected and a read current flows from either the transistor 11 or 12.
【0024】これはメモリセル1の記憶保持状態により
異なるが、例えばトランジスタ12の方から流れるとす
ると、一方の読出し電流はセンスアンプ8からディジッ
ト線101を通って流れ、もう一方の読出し電流はワー
ド線119からトランジスタ12を通って流れ、センス
アンプ8からは流れない。This depends on the memory holding state of the memory cell 1. If, for example, the transistor 12 flows, one read current flows from the sense amplifier 8 through the digit line 101, and the other read current flows in the word. It flows from line 119 through transistor 12 and not from sense amplifier 8.
【0025】センスアンプ8はディジット線101から
読出し電流が流れるときには出力120からローレベル
を出力し、流れないときにはハイレベルを出力する。こ
の関係はディジット線102と出力121でも同様であ
る。The sense amplifier 8 outputs a low level from the output 120 when the read current flows from the digit line 101, and outputs a high level when the read current does not flow. This relationship also applies to the digit line 102 and the output 121.
【0026】前述のように、定電圧発生回路4,トラン
ジスタ59,ダイオード55及び抵抗56は定電圧源を
構成しており、GNDレベル104→トランジスタ59
→ダイオード55→抵抗56→VEEレベル103の間で
非常に小さい電流パス(100μA程度)を形成すると
共に、線111に基準電位を供給している。As described above, the constant voltage generating circuit 4, the transistor 59, the diode 55 and the resistor 56 constitute a constant voltage source, and the GND level 104 → the transistor 59.
A very small current path (about 100 μA) is formed between the diode 55, the resistor 56, and the VEE level 103, and the line 111 is supplied with the reference potential.
【0027】ところが、構成のところで説明したよう
に、線111は容量3を介してクロックバッファの出力
線115と結合されているから、この容量結合により、
線111の電位は、図3に示す様に、クロック112
に同期して上下に変動する。However, since the line 111 is coupled to the output line 115 of the clock buffer via the capacitor 3 as described in the configuration, this capacitive coupling causes
As shown in FIG. 3, the potential of the line 111 is the clock 112.
It fluctuates up and down in synchronization with.
【0028】このため、トランジスタ51及び52に流
れる読出し電流もクロック112に同期して増減する。
図3に示す様に、クロック112の立下りに同期して
読出し電流は増加し(aの部分)、立上りに同期して読
出し電流は減少する(bの部分)。アドレスがクロック
112によってレジスタ61にセットされた直後の読出
し電流は通常より増大するから、図3に示す様に、セ
ンスアンプ8はクロックに同期しない通常のときよりも
速く反応し、読出し時間が短縮される。Therefore, the read current flowing through the transistors 51 and 52 also increases or decreases in synchronization with the clock 112.
As shown in FIG. 3, the read current increases in synchronization with the falling edge of the clock 112 (portion a), and the read current decreases in synchronization with the rising edge (portion b). Since the read current immediately after the address is set in the register 61 by the clock 112 is larger than usual, as shown in FIG. 3, the sense amplifier 8 reacts faster than in the normal case not synchronized with the clock, and the read time is shortened. To be done.
【0029】一方、読出し電流が減少するときは通常よ
りもセンスアンプ8の出力120及び121の振幅差は
やや小さくなる(cの部分)。On the other hand, when the read current decreases, the amplitude difference between the outputs 120 and 121 of the sense amplifier 8 becomes a little smaller than usual (portion c).
【0030】尚、定電圧発生回路4と線111の間にト
ランジスタ59が介在しているのは容量結合に対しての
反応を速くするためである。よって、トランジスタ5
9,ダイオード55は小さいものを使用することにな
る。The transistor 59 is interposed between the constant voltage generating circuit 4 and the line 111 in order to speed up the reaction to capacitive coupling. Therefore, the transistor 5
9, the diode 55 should be small.
【0031】また、読出し電流の増減の割合及びその持
続時間は抵抗24に生じる電位差及び容量3の容量値に
より任意に設定できる。The rate of increase / decrease of the read current and its duration can be arbitrarily set by the potential difference generated in the resistor 24 and the capacitance value of the capacitor 3.
【0032】[0032]
【発明の効果】以上説明したように、本発明によれば、
アドレスレジスタとRAMマクロとを備え、アドレスレ
ジスタをセットするクロックに同期してRAMマクロの
読出し電流を増加させる構成を有するので、アクセス時
間の高速化を達成することができる。As described above, according to the present invention,
Since the address register and the RAM macro are provided and the read current of the RAM macro is increased in synchronization with the clock for setting the address register, the access time can be shortened.
【0033】また、読出し電流はクロックに同期して増
減を繰返すので、トータルとしての消費電力は増加しな
い。すなわち、今まで使用していなかったクロック信号
をRAMマクロに用いることにより、同じ消費電力でメ
モリのアクセス時間が高速化されるという効果を有す
る。Since the read current is repeatedly increased and decreased in synchronization with the clock, the total power consumption does not increase. That is, by using the clock signal which has not been used until now in the RAM macro, there is an effect that the access time of the memory is shortened with the same power consumption.
【図1】本発明の実施例の回路図である。FIG. 1 is a circuit diagram of an embodiment of the present invention.
【図2】本発明の実施例の全体ブロック図である。FIG. 2 is an overall block diagram of an embodiment of the present invention.
【図3】本発明の実施例の動作タイムチャートである。FIG. 3 is an operation time chart of the embodiment of the present invention.
【図4】従来例の全体ブロック図である。FIG. 4 is an overall block diagram of a conventional example.
【図5】従来例の具体的回路図である。FIG. 5 is a specific circuit diagram of a conventional example.
1 メモリセル 2 クロックバッファ 3 容量 4,7 基準電圧発生回路 6 RAMマクロ 8 センスアンプ 11,12 メモリセルトランジスタ 51〜54 読出し用トランジスタ 61 アドレスレジスタ 101,102 ディジット線 119 ワード線 112,113 クロック信号(コンプリメンタリ) 201 アドレス信号 1 Memory Cell 2 Clock Buffer 3 Capacity 4, 7 Reference Voltage Generation Circuit 6 RAM Macro 8 Sense Amplifier 11, 12 Memory Cell Transistor 51-54 Read Transistor 61 Address Register 101, 102 Digit Line 119 Word Line 112, 113 Clock Signal ( Complementary) 201 Address signal
Claims (3)
1つを選択するためのアドレス信号をクロック信号に同
期して取込むアドレスレジスタと、前記アドレス信号に
より選択されたメモリセルからの読出し電流を検出する
読出し電流検出手段と、前記クロック信号に同期して前
記読出し電流を制御する制御手段とを含むことを特徴と
する半導体集積回路装置。1. A plurality of memory cells, an address register for taking in an address signal for selecting one of the memory cells in synchronization with a clock signal, and a read current from the memory cell selected by the address signal. And a control means for controlling the read current in synchronization with the clock signal.
クティブへの遷移時に前記読出し電流を増加制御する手
段を有することを特徴とする請求項1記載の半導体集積
回路装置。2. The semiconductor integrated circuit device according to claim 1, wherein the control means has means for increasing the read current when the clock signal transits to the active state.
セルの一対のディジット線の電流を検出するセンスアン
プを有し、前記制御手段は、前記一対のディジット線の
電流を前記クロック信号に同期して制御する様構成され
ていることを特徴とする請求項1または2記載の半導体
集積回路装置。3. The read current detection means has a sense amplifier for detecting the current of a pair of digit lines of the memory cell, and the control means synchronizes the current of the pair of digit lines with the clock signal. The semiconductor integrated circuit device according to claim 1 or 2, wherein the semiconductor integrated circuit device is configured to be controlled by the following method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5171177A JP2701696B2 (en) | 1993-06-16 | 1993-06-16 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5171177A JP2701696B2 (en) | 1993-06-16 | 1993-06-16 | Semiconductor integrated circuit device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0773677A true JPH0773677A (en) | 1995-03-17 |
JP2701696B2 JP2701696B2 (en) | 1998-01-21 |
Family
ID=15918432
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5171177A Expired - Fee Related JP2701696B2 (en) | 1993-06-16 | 1993-06-16 | Semiconductor integrated circuit device |
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JPH02208896A (en) * | 1989-02-07 | 1990-08-20 | Fujitsu Ltd | Semiconductor memory circuit |
JPH0391195A (en) * | 1989-09-02 | 1991-04-16 | Nec Corp | Memory circuit |
JPH04281293A (en) * | 1991-01-18 | 1992-10-06 | Mitsubishi Electric Corp | Storage device |
JPH0581868A (en) * | 1991-09-20 | 1993-04-02 | Fujitsu Ltd | Semiconductor memory |
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1993
- 1993-06-16 JP JP5171177A patent/JP2701696B2/en not_active Expired - Fee Related
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