JPH038039A - メモリ固定障害の検出回路 - Google Patents
メモリ固定障害の検出回路Info
- Publication number
- JPH038039A JPH038039A JP1108905A JP10890589A JPH038039A JP H038039 A JPH038039 A JP H038039A JP 1108905 A JP1108905 A JP 1108905A JP 10890589 A JP10890589 A JP 10890589A JP H038039 A JPH038039 A JP H038039A
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- syndrome
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- 208000011580 syndromic disease Diseases 0.000 claims abstract description 30
- 238000001514 detection method Methods 0.000 claims description 15
- 230000006870 function Effects 0.000 claims description 4
- 230000014759 maintenance of location Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、情報処理装置内のメモリ回路に適用されるメ
モリ固定障害検出回路に関するものである。
モリ固定障害検出回路に関するものである。
(従来の技術)
一般に、情報処理装置を構成するメモリ回路では、書込
みデータを誤り検出/訂正符号に変換しつつ書込むと共
に、誤り検出/訂正を行いつつデータを読出す構成が採
用される。
みデータを誤り検出/訂正符号に変換しつつ書込むと共
に、誤り検出/訂正を行いつつデータを読出す構成が採
用される。
また、このようなメモリ回路には、データの書込みに際
し旧データを読出してその一部のみを新データで置き換
えて元のアドレスに書込むという部分書込み機能を有す
るものがある。この部分書込み機能を備えたメモリ回路
では、置き換えのため読出したデータに対しても誤り検
出/訂正が行われる。
し旧データを読出してその一部のみを新データで置き換
えて元のアドレスに書込むという部分書込み機能を有す
るものがある。この部分書込み機能を備えたメモリ回路
では、置き換えのため読出したデータに対しても誤り検
出/訂正が行われる。
このようなメモリ回路は、第2図のブロック図に示すよ
うに、メモリアレイ21、アドレス制御回路22、ライ
トデータ制御回路23、ECG回路24、ECC回路2
5、誤り訂正回路26及び関連の入出力端子27〜33
を備えている。上位装置から入力端子28に部分書込み
のコマンドが発せられると、アドレス入力端子27に供
給されるアドレスによって指定されたメモリアレイ21
の所定箇所から旧データが読出され、誤り検出回路25
で誤り検出が行われたのち、ライトデータ制御回路23
に転送され、一部が入力端子29上の書込みデータで置
き換えられたのちECC回路24でチエツクピットが付
加され、メモリアレイ21に書込まれる。ECC回路2
5において読出しデータの訂正可能な誤りが検出される
とその発生位置を示すシンドロームが誤り訂正回路26
と出力端子32に出力される。また、誤り発生を通知す
るエラー通知信号が出力端子31に出力されると共に、
該当のアドレスが出力端子33上に出力される。出力端
子31〜33上に出力される誤り発生のデータは、上位
装置や外部装置に収集される。なお30はデータ入力端
子である。
うに、メモリアレイ21、アドレス制御回路22、ライ
トデータ制御回路23、ECG回路24、ECC回路2
5、誤り訂正回路26及び関連の入出力端子27〜33
を備えている。上位装置から入力端子28に部分書込み
のコマンドが発せられると、アドレス入力端子27に供
給されるアドレスによって指定されたメモリアレイ21
の所定箇所から旧データが読出され、誤り検出回路25
で誤り検出が行われたのち、ライトデータ制御回路23
に転送され、一部が入力端子29上の書込みデータで置
き換えられたのちECC回路24でチエツクピットが付
加され、メモリアレイ21に書込まれる。ECC回路2
5において読出しデータの訂正可能な誤りが検出される
とその発生位置を示すシンドロームが誤り訂正回路26
と出力端子32に出力される。また、誤り発生を通知す
るエラー通知信号が出力端子31に出力されると共に、
該当のアドレスが出力端子33上に出力される。出力端
子31〜33上に出力される誤り発生のデータは、上位
装置や外部装置に収集される。なお30はデータ入力端
子である。
この収集された誤りに関するデータは定期的に検査され
、障害発生状況が検査される。このメモリ障害は、雑音
などによって偶発的に発生するソフトエラーと、メモリ
セルや配線の破損などによって生ずる固定障害とがある
。
、障害発生状況が検査される。このメモリ障害は、雑音
などによって偶発的に発生するソフトエラーと、メモリ
セルや配線の破損などによって生ずる固定障害とがある
。
(発明が解決しようとする課題)
上記従来のメモリ回路では、誤りの発生に関する情報を
上位装置や外部装置に収集しているだけでのため、収集
データの解析の際にソフトエラーなのか固定障害なのか
を判別することが困難で固定障害の発生を検出するのに
労力と時間がかかるという問題がある。
上位装置や外部装置に収集しているだけでのため、収集
データの解析の際にソフトエラーなのか固定障害なのか
を判別することが困難で固定障害の発生を検出するのに
労力と時間がかかるという問題がある。
(課題を解決するための手段)
上記従来技術の課題を解決する本発明に係わるメモリ固
定障害の検出回路は、データの部分書込み又はデータの
読出しに際し訂正可能な誤りが発生した場合には、該当
のアドレスと誤り訂正用のシンドロームとを保持する保
持手段と、この保持対象のアドレスとシンドロームのそ
れぞれを前回保持したものと比較する比較手段と、この
比較結果が共に一致した時にはこのアドレスとジントロ
害の発生を外部に通知する保持・通知手段とを備え、固
定障害の発生を迅速に検出し通知するように構成されて
いる。
定障害の検出回路は、データの部分書込み又はデータの
読出しに際し訂正可能な誤りが発生した場合には、該当
のアドレスと誤り訂正用のシンドロームとを保持する保
持手段と、この保持対象のアドレスとシンドロームのそ
れぞれを前回保持したものと比較する比較手段と、この
比較結果が共に一致した時にはこのアドレスとジントロ
害の発生を外部に通知する保持・通知手段とを備え、固
定障害の発生を迅速に検出し通知するように構成されて
いる。
以下、本発明の作用を実施例と共に詳細に説明する。
(実施例)
第1図は、本発明の一実施例に係わるメモリ固定障害の
検出回路の構成を示すブロック図である。
検出回路の構成を示すブロック図である。
このメモリ固定障害の検出回路は、タイミング調整回路
1、デコーダ2、アドレス保持回路3゜7、シンドロー
ム保持回路4.8、比較回路56、エラー表示回路9、
論理ゲート10.1+。
1、デコーダ2、アドレス保持回路3゜7、シンドロー
ム保持回路4.8、比較回路56、エラー表示回路9、
論理ゲート10.1+。
12及び関連の入出力端子13〜19から構成され、第
2図に示した構成のメモリ回路と上位装置あるいは外部
装置との間に設置されている。
2図に示した構成のメモリ回路と上位装置あるいは外部
装置との間に設置されている。
第2図のメモリ回路がアクセスされるたびにこのメモリ
回路から入力端子13.14のそれぞれにアクセス先の
アドレスとコマンドが供給され、タイミング調整回路1
において適宜な時間遅延されてアドレス保持回路3とデ
コーダ2に供給される。また、第2図のメモリ回路のE
CC回路25で誤り訂正可能なエラーが検出されるたび
に、入力端子15と16のそれぞれにハイへの立上がり
によって誤り訂正可能なエラーの発生を通知するエラー
通知信号とシンドロームが供給される。
回路から入力端子13.14のそれぞれにアクセス先の
アドレスとコマンドが供給され、タイミング調整回路1
において適宜な時間遅延されてアドレス保持回路3とデ
コーダ2に供給される。また、第2図のメモリ回路のE
CC回路25で誤り訂正可能なエラーが検出されるたび
に、入力端子15と16のそれぞれにハイへの立上がり
によって誤り訂正可能なエラーの発生を通知するエラー
通知信号とシンドロームが供給される。
デコーダ2はタイミング調整済みのコマンドをデコード
し、これがデータの部分書込み又は読出しコマンドの場
合だけ2人カアンドゲート10の一方に連なる出力をハ
イに立上げる。このアンドゲート10の他方の入力端子
には、タイミング調整済みのエラー通知信号が供給され
る。従って、データの部分書込み又は読出し時に誤り訂
正可能なエラーが発生すると、アンドゲートlOの出力
がハイに立上る。このアンドゲート10のハイ出力によ
って比較回路5と6が起動される。起動された比較回路
5は、タイミング調整回路1から出力中のアドレスと、
アドレス保持回路3に保持中のアドレスとを比較し、−
ilした場合にだけ出力をハイに立上げる。また、比較
回路6は、タイミング調整回路1から出力中のシンドロ
ームと、シンドローム保持回路4に保持中のシンドロー
ムとを比較し、−4した場合にだけ出力をハイに立上げ
る。
し、これがデータの部分書込み又は読出しコマンドの場
合だけ2人カアンドゲート10の一方に連なる出力をハ
イに立上げる。このアンドゲート10の他方の入力端子
には、タイミング調整済みのエラー通知信号が供給され
る。従って、データの部分書込み又は読出し時に誤り訂
正可能なエラーが発生すると、アンドゲートlOの出力
がハイに立上る。このアンドゲート10のハイ出力によ
って比較回路5と6が起動される。起動された比較回路
5は、タイミング調整回路1から出力中のアドレスと、
アドレス保持回路3に保持中のアドレスとを比較し、−
ilした場合にだけ出力をハイに立上げる。また、比較
回路6は、タイミング調整回路1から出力中のシンドロ
ームと、シンドローム保持回路4に保持中のシンドロー
ムとを比較し、−4した場合にだけ出力をハイに立上げ
る。
比較回路5と6の出力が同時にハイに立上がった場合に
だけアンドゲート11の出力がハイに立上がり、アドレ
ス保持回路7とシンドローム保持回路8が起動されると
共にエラー表示回路9にハイのエラー通知信号が保持さ
れる。起動されたアドレス保持回路7は前段のアドレス
保持回路3に保持中のアドレスを保持し、シンドローム
端子17に出力する。また、シンドローム保持回路8は
前段のシンドローム保持回路4に保持中のシンドローム
を保持し出力端子19に出力する。この後、エラー通知
信号がローに立下がるとタイミング調整回路lから出力
中のアドレスとシンドロームとが最新のエラー情報とし
てそれぞれアドレス保持回路3とシンドローム保持回路
4とに保持される。
だけアンドゲート11の出力がハイに立上がり、アドレ
ス保持回路7とシンドローム保持回路8が起動されると
共にエラー表示回路9にハイのエラー通知信号が保持さ
れる。起動されたアドレス保持回路7は前段のアドレス
保持回路3に保持中のアドレスを保持し、シンドローム
端子17に出力する。また、シンドローム保持回路8は
前段のシンドローム保持回路4に保持中のシンドローム
を保持し出力端子19に出力する。この後、エラー通知
信号がローに立下がるとタイミング調整回路lから出力
中のアドレスとシンドロームとが最新のエラー情報とし
てそれぞれアドレス保持回路3とシンドローム保持回路
4とに保持される。
このように、同一アドレスの同一ビット位置に誤り訂正
可能なエラーが連続して発生した場合には、固定障害と
見做され、このエラー情報がアドレス保持回路7とシン
ドローム保持回路8に保持されると共にエラー表示が行
われる。
可能なエラーが連続して発生した場合には、固定障害と
見做され、このエラー情報がアドレス保持回路7とシン
ドローム保持回路8に保持されると共にエラー表示が行
われる。
(発明の効果)
以上詳細に説明したように、本発明に係わるメモリ固定
障害の検出回路は、訂正可能な誤りが発生するたびに前
回保持したアドレスとシンドロームとを比較し、両者の
一致によって同一アドレスの同一ビノド位置にエラーが
連続して発生したことが判明した場合には固定障害と見
做してエラー情報を保存すると共に外部に通知する構成
であるから、ソフトエラーとは別個に固定障害のみを迅
速に検出できるという効果が奏される。
障害の検出回路は、訂正可能な誤りが発生するたびに前
回保持したアドレスとシンドロームとを比較し、両者の
一致によって同一アドレスの同一ビノド位置にエラーが
連続して発生したことが判明した場合には固定障害と見
做してエラー情報を保存すると共に外部に通知する構成
であるから、ソフトエラーとは別個に固定障害のみを迅
速に検出できるという効果が奏される。
第1図は本発明の一実施例に係わるメモリ固定障害の検
出回路の構成を示すブロック図、第2図は第1図の検出
回路による固定障害の検出対象となるメモリ回路の構成
を示すブロック図である。 1・・・タイミング調整回路、2・・・デコーダ、3,
7・・・アドレス保持回路、4.8・・・シンドローム
保持回路、5,6・・・比較回路、9・・・エラー表示
回路。
出回路の構成を示すブロック図、第2図は第1図の検出
回路による固定障害の検出対象となるメモリ回路の構成
を示すブロック図である。 1・・・タイミング調整回路、2・・・デコーダ、3,
7・・・アドレス保持回路、4.8・・・シンドローム
保持回路、5,6・・・比較回路、9・・・エラー表示
回路。
Claims (1)
- データの書込みに際し旧データを読出してその一部のみ
を新データで置き換えこれを元のアドレスに書込む部分
書込み機能と、読出しデータの誤り検出/訂正機能とを
有するメモリ回路に発生する固定障害を検出する障害検
出回路であって、前記データの部分書込み又はデータの
読出しに際し訂正可能な誤りが発生した場合には、該当
のアドレスと誤り訂正用のシンドロームとを保持する保
持手段と、この保持対象のアドレスとシンドロームのそ
れぞれを前回保持したものと比較する比較手段と、この
比較手段が共に一致した時にはこのアドレスとシンドロ
ームを固定障害情報として保持すると共に固定障害の発
生を外部に通知する保持・通知手段とを備えたことを特
徴とするメモリ固定障害の検出回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1108905A JPH038039A (ja) | 1989-04-27 | 1989-04-27 | メモリ固定障害の検出回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1108905A JPH038039A (ja) | 1989-04-27 | 1989-04-27 | メモリ固定障害の検出回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH038039A true JPH038039A (ja) | 1991-01-16 |
Family
ID=14496606
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1108905A Pending JPH038039A (ja) | 1989-04-27 | 1989-04-27 | メモリ固定障害の検出回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH038039A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007535336A (ja) * | 2003-07-16 | 2007-12-06 | 泰三 道田 | ファスナーと共に用いられるアラート装置 |
-
1989
- 1989-04-27 JP JP1108905A patent/JPH038039A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007535336A (ja) * | 2003-07-16 | 2007-12-06 | 泰三 道田 | ファスナーと共に用いられるアラート装置 |
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