JPH03184134A - Pseudo fault generating mechanism for data processor - Google Patents
Pseudo fault generating mechanism for data processorInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置における擬似障害発生機構に関
する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a pseudo failure generation mechanism in a data processing device.
一般にマイクロプロセッサやメモリ等を含み内蔵された
ソフトウェアに従って所定の機能を果たすデータ処理装
置の開発段階等においては、運用段階で予想される各種
の障害を擬似的に発生させ、データ処理装置が予め設定
された障害処理手順に従って障害にかかる処理を適切に
実行するか否かを診断することが行われている。そして
、かかる障害処理の診断に際して必要となる擬似障害の
発生は、従来、次のようにして行われていた。Generally, during the development stage of a data processing device that includes a microprocessor, memory, etc. and performs a predetermined function according to built-in software, various types of failures that are expected during the operation stage are generated in a simulated manner, and the data processing device is configured in advance. Diagnosis is performed to determine whether or not the processing related to the fault will be appropriately executed in accordance with the fault handling procedure that has been established. The generation of pseudo-failures, which is necessary for diagnosing such fault processing, has conventionally been performed in the following manner.
先ず、データ処理装置内に、値がセントされることによ
りその値に応じた擬似障害を直ちに発生させる擬似障害
レジスタ回路を設ける０次に、診断したい擬似障害モー
ドの情報すなわち擬似障害の種別が与えられるとその擬
似障害の種別を解析し、その種別に応じた値を擬似障害
レジスタ回路にセットする機能をマイクロプロセッサに
持たせる。このようにすることにより、外部からマイク
ロプロセッサに擬似障害の種別を与えると、マイクロプ
ロセッサによりその擬似障害の種別が解析されてそれに
応じた値が擬似障害レジスタ回路にセントされ、所望の
擬（Ｒ１１害が発生されることになる。First, a pseudo-fault register circuit is provided in the data processing device that immediately generates a pseudo-fault according to the value sent.Next, information on the pseudo-fault mode to be diagnosed, that is, the type of pseudo-fault, is provided. The microprocessor is provided with a function to analyze the type of pseudo fault when a fault occurs and set a value corresponding to the type in the pseudo fault register circuit. By doing this, when the type of pseudo fault is given to the microprocessor from the outside, the microprocessor analyzes the type of pseudo fault and writes the corresponding value to the pseudo fault register circuit, and the desired pseudo fault (R11 harm will be caused.
上述した従来の機構によっても、擬似障害を発生させる
ことは可能であるが、擬似障害の種別が与えられると、
マイクロプロセッサはその解析擬似障害レジスタ回路へ
の値のセントを行い、擬似障害レジスタ回路はその値に
応じた擬似障害を直ちに発生させるので、マイクロブロ
セ、すから見れば、常に一定の箇所すなわち擬似障害レ
ジスタ回路に値をセットした直後でしか擬似障害が発生
しないことになり、マイクロプロセッサが任意の処理を
行っている時点で擬似障害を発生させて見て障害処理が
適切に行われているか否かを診断することはできなかっ
た。Although it is possible to generate a pseudo fault using the conventional mechanism described above, given the type of pseudo fault,
The microprocessor sends a value to its analysis pseudo-fault register circuit, and the pseudo-fault register circuit immediately generates a pseudo-fault according to the value. The pseudo-fault will only occur immediately after setting a value in the fault register circuit, so it is possible to generate a pseudo-fault while the microprocessor is performing arbitrary processing and check whether the fault handling is being performed appropriately. It was not possible to diagnose.
そこで本発明の目的は、マイクロプロセッサが擬似障害
レジスタ回路に値をセットした時点から任意の時点で擬
似障害が発生し得るようにすることにある。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to enable a pseudo fault to occur at any time from the time when a microprocessor sets a value in a pseudo fault register circuit.
本発明は上記の目的を遠戚するために、マイクロプロセ
ッサとメモリと入出力制御部とこれらを接続するバスと
を含むデータ処理装置において、前記人出力制御部を介
して外部より受信した情報を保持する受信レジスタと、
有効信号の入力を契機として、設定された値に応じた擬
似障害を発生させる擬似障害レジスタ回路と、タイマと
、このタイマのタイムアンプ時に前記擬似障害レジスタ
回路に前記有効信号を送出する有効信号発生回路とを備
え、前記マイクロプロセッサは、前記受信レジスタに擬
似障害の種別と擬似障害の発生タイミングとを含む情報
が受信されることにより、擬似障害の種別に応じた値を
前記擬似障害レジスフ回路に設定すると共に擬似障害の
発生タイミングに応じたタイマ値を前記タイマにセント
するように動作する。In order to achieve the above object, the present invention provides a data processing device including a microprocessor, a memory, an input/output control section, and a bus connecting these, in which information received from the outside via the human output control section is processed. a receive register to hold;
A pseudo-fault register circuit that generates a pseudo-fault according to a set value when a valid signal is input, a timer, and a valid signal generator that sends the valid signal to the pseudo-fault register circuit during time amplification of the timer. The microprocessor is configured to transmit a value corresponding to the type of pseudo fault to the pseudo fault register circuit by receiving information including the type of pseudo fault and the timing of occurrence of the pseudo fault in the receiving register. At the same time, the timer value corresponding to the timing of occurrence of a pseudo failure is set to the timer.
前記有効信号発生回路の構成としては各種考えられるが
、例えば、前記マイクロプロセッサからリセット可能で
且つ前記タイマのタイムアツプ時にセットされるフリッ
プフロップを含み、このフリップフロップの出力を前記
有効信号として前記擬似障害レジスタ回路に送出する回
路が採用される。Various configurations are possible for the valid signal generation circuit, but for example, it includes a flip-flop that can be reset by the microprocessor and is set when the timer times up, and uses the output of this flip-flop as the valid signal to generate the pseudo fault. A circuit that sends data to a register circuit is employed.
また、前記マイクロプロセンサによって前記受信レジス
タの内容をトレース情報として前記メモリに格納させれ
ば、その後の診断解析に役立つ情報を残すことが可能で
ある。Furthermore, if the contents of the reception register are stored in the memory as trace information by the microprocessor sensor, it is possible to leave information useful for subsequent diagnostic analysis.
本発明のデータ処理装置における擬似障害発生機構にお
いては、擬似障害の種別と擬似障害の発生タイ旦ングと
を含む情報が入出力制御部を介して外部より受信レジス
タに受信されると、マイクロプロセッサは、受信レジス
タに保持された情報中の擬似障害の種別に応じた値を擬
似障害レジスタ回路に設定すると共に擬似障害の発生タ
イミングに応じたタイマ値を前記タイマにセットして起
動する。その後、上記セットされたタイマ値に相当する
時間経過後にタイマがタイムアツプすると、有効信号発
生回路が有効信号を擬似障害レジスフ回路に送出し、擬
似障害レジスタ回路はこの有効信号の入力を契機として
、設定された値に応じた擬似障害を発生させる。In the pseudo-fault generation mechanism in the data processing device of the present invention, when information including the type of pseudo-fault and the timing of occurrence of the pseudo-fault is received from the outside into the reception register via the input/output control unit, the microprocessor sets a value corresponding to the type of pseudo fault in the information held in the reception register in the pseudo fault register circuit, sets a timer value corresponding to the timing of occurrence of the pseudo fault in the timer, and starts the timer. After that, when the timer times up after the time corresponding to the set timer value has elapsed, the valid signal generation circuit sends a valid signal to the pseudo fault register circuit, and the pseudo fault register circuit uses the input of this valid signal as a trigger to set generates a pseudo failure according to the specified value.
次に、本発明の実施例について図面を参照して詳細に説
明する。Next, embodiments of the present invention will be described in detail with reference to the drawings.
第１図を参照すると、本発明を適用したデータ処理装置
の一例は、マイクロプロセッサ１．メモ９２１人出力制
御部３．擬似障害レジスタ回路４゜タイマ５．有効信号
発生回路６．受信レジスタ７゜チエツク回路８．これら
を接続する内部バス９゜および図示しない外部装置と入
出力！刺部３とを接続する外部バス１０とを含んでいる
。Referring to FIG. 1, an example of a data processing device to which the present invention is applied is a microprocessor 1. Memo 921 person output control section 3. Pseudo failure register circuit 4° timer 5. Valid signal generation circuit 6. Receive register 7° check circuit 8. Internal bus 9° connecting these and external devices (not shown) and input/output! It includes an external bus 10 that connects the barbed part 3.
擬似障害レジスタ回路４は設定された値に応じた擬似障
害を発生せしめる回路であり、例えば第１図中に例示す
るように、マイクロプロセッサ１から設定された値を保
持するレジスタ４１と、有効信号発生回路６からの有効
信号ａの入力を契機としてレジスタ４１に保持された値
に応じた擬似障害を発生させる擬障発生部４２とで構成
される。The pseudo-fault register circuit 4 is a circuit that generates a pseudo-fault according to a set value. For example, as illustrated in FIG. The fault generating section 42 is configured to generate a pseudo fault according to the value held in the register 41 in response to the input of the valid signal a from the generating circuit 6.
なお、擬似障害の種別としては、内部バス９上のデータ
のパリティチエツクを行いパリティエラーを検出すると
マイクロプロセッサｌに割り込みを通知するチエツク回
路８に信号すを加えて強制的にパリティエラーを発生さ
せるもの、マイクロプロセッサ１中の図示しないマイク
ロ命令レジスタに読み出されたマイクロ命令に付加され
たパリティビットを信号Ｃによって強制的に反転し同内
部の図示しないバ１１ティチエツク回路にパリティエラ
ーを発生させるもの等がある。The type of pseudo failure is to check the parity of the data on the internal bus 9, and when a parity error is detected, a signal is applied to the check circuit 8, which notifies the microprocessor l of an interrupt, thereby forcibly generating a parity error. A device that forcibly inverts a parity bit added to a microinstruction read out to a microinstruction register (not shown) in the microprocessor 1 using a signal C, and generates a parity error in a check circuit (not shown) inside the microprocessor 1. etc.
タイマ５はマイクロプロセッサ１からタイマ値の設定と
起動が可能なもので、タイマ値が設定された後起動され
ると、一定時間毎にタイマ値を１ずつ減算していき、タ
イマ値がＯになるとタイムアツプ信号ｄを有効信号発生
回路６に出力する。The timer 5 can set and start the timer value from the microprocessor 1. When the timer 5 is started after the timer value is set, the timer value is subtracted by 1 at regular intervals, and the timer value reaches O. Then, a time-up signal d is output to the valid signal generation circuit 6.
有効信号発生回路６は、タイマ５からタイムアツプ信号
ｄが加えられると有効信号ａを擬似障害レジスタ回路４
に送出する回路である。この送出された有効信号ａはマ
イクロプロセッサ１からの制御で停止することができる
。このような有効信号発生回路６は、例えば第１図中に
例示するように、マイクロプロセッサ１から内部バス９
を介してリセット可能で且つタイムアツプ信号ｄでセッ
トされその出力を有効信号ａとするフリップフロップ６
１で構成することが可能である。When the time-up signal d is applied from the timer 5, the valid signal generation circuit 6 sends the valid signal a to the pseudo fault register circuit 4.
This is the circuit that sends the signal to. This sent valid signal a can be stopped under control from the microprocessor 1. Such a valid signal generating circuit 6 is connected to an internal bus 9 from the microprocessor 1, as illustrated in FIG.
a flip-flop 6 which is resettable via the time-up signal d and whose output is the valid signal a;
1.
入出力ｖＩ御刺部は外部バス１０を介して図示しない外
部装置と情報の人出力を行うもので、擬似障害の発生に
関する処理としては、図示しない外部装置から擬似障害
の種別と擬似障害の発生クイξングとを含む情報が与え
られると、これを内部バス９を介して受信レジスタ７に
格納し、データの受信があった旨の割り込みをマイクロ
プロセッサｌに力Ｕえる１妨きをしている。The input/output vI service section performs human output of information to an external device (not shown) via the external bus 10, and processes related to the occurrence of a pseudo failure include the type of pseudo failure and the occurrence of the pseudo failure from the external device (not shown). When information including queuing is given, it is stored in the reception register 7 via the internal bus 9, and an interrupt is sent to the microprocessor l indicating that data has been received. There is.
受信レジスタ７は入出力制御部３から送出された受信デ
ータを保持するレジスタであり、その内容は内部バス９
を介してマイクロプロセッサ１から読み出し可能になっ
ている。The reception register 7 is a register that holds the reception data sent from the input/output control unit 3, and its contents are stored on the internal bus 9.
The data can be read from the microprocessor 1 via the microprocessor 1.
メモリ２は、各種のデータやマイクロ命令セ・７す１で
実行すべき各種のソフトウェア等を記憶するメモリであ
る。The memory 2 is a memory that stores various data and various software to be executed by the microinstruction unit 71.
マイクロプロセッサ１は、当該データ処理装置の主たる
制御を司る部分で、メモリ２に記憶されたソフトウェア
等に従って所定の処理を実行する。The microprocessor 1 is a part that mainly controls the data processing device, and executes predetermined processing according to software stored in the memory 2.
特に、受信レジスタ７に受信データが格納された旨の割
り込みが入出力制御部３から為された場合には、第２図
に示す処理を実行する。In particular, when the input/output control section 3 issues an interrupt indicating that received data has been stored in the reception register 7, the processing shown in FIG. 2 is executed.
次に、このように１威された本実施例の動作を説明する
。Next, the operation of this embodiment, which is controlled in this way, will be explained.
図示しない外部装置から、発生すべき擬似障害の種別と
どのくらいの時間が経過した後に擬似障害を発生するの
かを示す擬似障害の発生タイミングとを含む情報が外部
バス１０を介して当該データ処理装置に送られてくると
、入出力制御部３の制御の下にその情報が内部バス９を
介して受信レジスタ７に格納され、マイクロプロセンサ
１にその旨の割り込みが為される。マイクロプロセッサ
１はこの割り込みにより現在の処理を中断して第２図に
示す処理を開始する。Information including the type of pseudo failure to occur and the occurrence timing of the pseudo failure indicating how much time will pass before the pseudo failure occurs is transmitted from an external device (not shown) to the data processing device via the external bus 10. When the information is sent, the information is stored in the reception register 7 via the internal bus 9 under the control of the input/output control section 3, and an interrupt to that effect is made to the microprocessor sensor 1. The microprocessor 1 interrupts the current process due to this interrupt and starts the process shown in FIG.
先ず、マイクロプロセッサ１は、受信レジスタ７の内容
を内部バス９を介して読み出しトレース情報としてメモ
リ２に格納する（Ｓ Ｌ ） 、次に、今回の受信デー
タを解析しくＳ２）、擬似障害を発生させるための情報
すなわち擬似障害の種別と擬似障害の発生タイミングと
を含む情報であれば、擬似障害の発生タイミングをもと
にタイマ５にタイマ値をセットして起動すると共に、擬
似障害の種別に応じた値を擬似障害レジスタ回路４のレ
ジスタ４１にセットする（Ｓ３，３４）。そして、中断
していた処理へ戻る。なお、処理Ｓ２で擬似障害を発生
させるための情報以外の情報と判定したときは、それに
対応じた処理へ進む。First, the microprocessor 1 reads the contents of the reception register 7 via the internal bus 9 and stores it in the memory 2 as trace information (S L ).Then, the microprocessor 1 analyzes the current reception data (S2) and generates a pseudo failure. If the information includes the type of pseudo failure and the timing of occurrence of the pseudo failure, the timer value is set and activated in timer 5 based on the timing of occurrence of the pseudo failure, and the timer 5 is activated based on the type of pseudo failure. The corresponding value is set in the register 41 of the pseudo failure register circuit 4 (S3, 34). Then, the process returns to the interrupted process. Note that when it is determined in step S2 that the information is other than the information for causing a pseudo failure, the process proceeds to the corresponding process.
タイマ５はタイマ値がセットされ起動されると、一定時
間毎にタイマ値を１ずつ減算していく。そして、タイマ
値が０になるとタイムアツプ信号ｄを有効信号発生回路
６に出力する。有効信号発生回路６ではタイムアツプ信
号ｄが出力されると、内部のフリップフロップ６１がセ
ットされてその出力が論理“ｌ”となり、有効信号ａが
擬似障害レジスタ回路４に送出される。これにより擬似
障害レジスタ回路４における擬障発生部４２が動作可能
となり、レジスタ４１に設定された値に応じた擬似障害
が発生される。When the timer value is set and activated, the timer 5 subtracts the timer value by 1 at regular intervals. Then, when the timer value becomes 0, a time-up signal d is output to the valid signal generation circuit 6. When the valid signal generating circuit 6 outputs the time-up signal d, the internal flip-flop 61 is set and its output becomes logic "1", and the valid signal a is sent to the pseudo fault register circuit 4. As a result, the pseudo-fault generating section 42 in the pseudo-fault register circuit 4 becomes operational, and a pseudo-fault according to the value set in the register 41 is generated.
擬似障害が発生すると、マイクロプロセッサｌは予め設
定された障害処理手順に従って、障害原因の解析、障害
発生部のリセット、その他障害にかかる各種の処理を実
行する。このときの動作を従来と同様な方法で観測する
ことにより、障害処理の診断が行われる。なお、障害発
生部のリセット時にマイクロプロセッサ１が有効信号発
生回路６のフリップフロップ６１をリセットするように
しておけば、有効信号ａは最早送出されなくなり、今回
の擬似障害を間欠障害とすることができる。When a pseudo failure occurs, the microprocessor l analyzes the cause of the failure, resets the failure unit, and performs various other processes related to the failure, according to a preset failure handling procedure. By observing the operation at this time using a method similar to the conventional method, diagnosis of failure processing is performed. Note that if the microprocessor 1 resets the flip-flop 61 of the valid signal generation circuit 6 when resetting the faulty part, the valid signal a will no longer be sent out, and this pseudo fault can be treated as an intermittent fault. can.
反対にフリップフロップ６１をリセットしない構成にす
れば、再び擬似障害が発生するので固定障害となる。On the other hand, if the flip-flop 61 is configured not to be reset, a pseudo failure will occur again, resulting in a fixed failure.
以上説明したように、本発明のデータ処理装置における
擬似障害発生機構においては、マイクロプロセッサが擬
似障害レジスタ回路に擬似障害の種別に対応じた値を設
定した時点から、擬似障害の発生タイミングで指定した
時間経過後に擬似障害を発生させることができるので、
擬似障害の発生タイ逅ングの与え方によりマイクロプロ
セッサの任意の処理中に擬似障害を発生させることが可
能となる。従って、ハードウェア及びファームウェア等
を含むデータ処理装置全体の障害処理手順の診断をより
詳細に実施することができ、データ処理装置の信頼性を
高めることが可能となる。As explained above, in the pseudo-fault generation mechanism in the data processing device of the present invention, from the time when the microprocessor sets a value corresponding to the type of pseudo-fault in the pseudo-fault register circuit, the pseudo-fault occurrence timing is specified. Since it is possible to generate a pseudo failure after a certain amount of time has passed,
It is possible to generate a pseudo-failure during any processing of the microprocessor by giving a timing for the occurrence of a pseudo-fault. Therefore, it is possible to diagnose the failure handling procedure of the entire data processing device including hardware, firmware, etc. in more detail, and it is possible to improve the reliability of the data processing device.
また、マイクロプロセッサからリセット可能で且つタイ
マのタイムアツプ時にセットされその出力を有効信号と
して擬似障害レジスフ回路に送出するフリップフロップ
を有効信号発生回路に含めることにより、マイクロプロ
セッサからの制御で有効信号を停止させることができ、
間欠障害の発生も可能となる。In addition, by including a flip-flop in the valid signal generation circuit that can be reset by the microprocessor and is set when the timer times up and sends its output as a valid signal to the pseudo fault register circuit, the valid signal can be stopped under control from the microprocessor. can be made,
It is also possible for intermittent failures to occur.
更に、マイクロプロセッサによって受信レジスタの内容
をトレース情報としてメモリに格納することにより、そ
の後の診断解析に役立つ情報を残すことができる。Furthermore, by storing the contents of the receive register in memory as trace information by the microprocessor, information useful for subsequent diagnostic analysis can be preserved.
第１図は本発明の一実施例の要部ブロック図および、 第２図はマイクロプロセッサｌ 流れ図である。 図において、 ｌ・・・マイクロプロセッサ ２・・・メモリ ３・・・入出力制御部 ４・・・擬似障害レジスタ回路 ５・・・タイマ ６・・・有効信号発生回路 ７・・・受信レジスタ ８・・・チエツク回路 ９・・・内部バス １０・・・外部バス の処理例を示す FIG. 1 is a block diagram of main parts of an embodiment of the present invention, and Figure 2 shows the microprocessor This is a flowchart. In the figure, l...Microprocessor 2...Memory 3...Input/output control section 4...Pseudo fault register circuit 5...Timer 6... Valid signal generation circuit 7...Reception register 8...Check circuit 9...Internal bus 10...External bus Shows an example of processing
Claims (3)
れらを接続するバスとを含むデータ処理装置において、 前記入出力制御部を介して外部より受信した情報を保持
する受信レジスタと、 有効信号の入力を契機として、設定された値に応じた擬
似障害を発生させる擬似障害レジスタ回路と、 タイマと、 該タイマのタイムアップ時に前記擬似障害レジスタ回路
に前記有効信号を送出する有効信号発生回路とを備え、 前記マイクロプロセッサは、前記受信レジスタに擬似障
害の種別と擬似障害の発生タイミングとを含む情報が受
信されることにより、擬似障害の種別に応じた値を前記
擬似障害レジスタ回路に設定すると共に擬似障害の発生
タイミングに応じたタイマ値を前記タイマにセットする
ように動作することを特徴とするデータ処理装置におけ
る擬似障害発生機構。(1) In a data processing device that includes a microprocessor, memory, input/output control unit, and a bus that connects these, a reception register that holds information received from the outside via the input/output control unit, and an input of a valid signal. a pseudo-fault register circuit that generates a pseudo-fault according to a set value when triggered by a timer; and a valid signal generation circuit that sends the valid signal to the pseudo-fault register circuit when the timer times out. , The microprocessor sets a value corresponding to the type of pseudo fault in the pseudo fault register circuit and also performs the pseudo fault by receiving information including the pseudo fault type and pseudo fault occurrence timing in the receiving register. A pseudo-failure generation mechanism in a data processing device, characterized in that it operates to set a timer value in the timer according to the timing of occurrence of a failure.
サからリセット可能で且つ前記タイマのタイムアップ時
にセットされるフリップフロップを含み、該フリップフ
ロップの出力が前記有効信号として前記擬似障害レジス
タ回路に送出されることを特徴とする請求項１記載のデ
ータ処理装置における擬似障害発生機構。(2) The valid signal generation circuit includes a flip-flop that can be reset by the microprocessor and is set when the timer times out, and the output of the flip-flop is sent as the valid signal to the pseudo fault register circuit. 2. The pseudo-fault generating mechanism in a data processing device according to claim 1.
容をトレース情報として前記メモリに格納することを特
徴とする請求項１記載のデータ処理装置における擬似障
害発生機構。(3) The pseudo failure generation mechanism in a data processing apparatus according to claim 1, wherein the microprocessor stores the contents of the reception register in the memory as trace information.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1323223A JPH03184134A (en) | 1989-12-13 | 1989-12-13 | Pseudo fault generating mechanism for data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1323223A JPH03184134A (en) | 1989-12-13 | 1989-12-13 | Pseudo fault generating mechanism for data processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03184134A true JPH03184134A (en) | 1991-08-12 |
Family
ID=18152398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1323223A Pending JPH03184134A (en) | 1989-12-13 | 1989-12-13 | Pseudo fault generating mechanism for data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03184134A (en) |
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