JPH0376154A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0376154A JPH0376154A JP21228189A JP21228189A JPH0376154A JP H0376154 A JPH0376154 A JP H0376154A JP 21228189 A JP21228189 A JP 21228189A JP 21228189 A JP21228189 A JP 21228189A JP H0376154 A JPH0376154 A JP H0376154A
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にＢｉＣＭＯ
３半導体装置の製造方法に関する。
３半導体装置の製造方法に関する。
ＢｉＣＭＯ３−ＩＣはバイポーラトランジスタの高速動
作、高駆動能力と、ＣＭＯＳ）ランジスタの低消費電力
を同時に実現できることから、近年多くの試みが報告さ
れている。設計寸法の微細化に伴い、ＮチャンネルＭＯ
３）ランジスタで問題となるホットエレクトロンの発生
を抑制するために、ドレイン端に電界が集中するのを緩
和する二重拡散型ドレイン（以下、ＤＤＤと記す〉を用
いたＢ ｉＣＭＯＳ・ＩＣの製造方法の開発が盛んに行
なわれている。
作、高駆動能力と、ＣＭＯＳ）ランジスタの低消費電力
を同時に実現できることから、近年多くの試みが報告さ
れている。設計寸法の微細化に伴い、ＮチャンネルＭＯ
３）ランジスタで問題となるホットエレクトロンの発生
を抑制するために、ドレイン端に電界が集中するのを緩
和する二重拡散型ドレイン（以下、ＤＤＤと記す〉を用
いたＢ ｉＣＭＯＳ・ＩＣの製造方法の開発が盛んに行
なわれている。
従来報告されているＤＤＤを用いたシリコンゲートＢ
ｉ ＣＭＯＳ・１．Ｃの素子断面図を第３図に示す。こ
の製造工程を順を追って説明する。
ｉ ＣＭＯＳ・１．Ｃの素子断面図を第３図に示す。こ
の製造工程を順を追って説明する。
まず、不純物濃度１〜２×１０１５ｃｍ−３のＰ−型半
導体基板１にＮ＋型埋込み領域２．Ｐ＋型埋込み領域３
を形成し、Ｎ−型エピタキシャル領域４を１〜５μｍ程
度形成する。
導体基板１にＮ＋型埋込み領域２．Ｐ＋型埋込み領域３
を形成し、Ｎ−型エピタキシャル領域４を１〜５μｍ程
度形成する。
次に、Ｐ型ウェル領域５およびＮ型ウェル領域６を形成
した後、素子間分離酸化膜７．ゲート酸化膜を形成する
。
した後、素子間分離酸化膜７．ゲート酸化膜を形成する
。
その後、ＭＯＳトランジスタのゲート電極９およびＮＰ
Ｎ型トランジスタのコレクタ電極１０となる多結晶シリ
コン層を成長し、不純物拡散を行ないＮＰＮ型Ｉ・ラン
ジスタのＮ“型コレクタ領域１１を形成する。
Ｎ型トランジスタのコレクタ電極１０となる多結晶シリ
コン層を成長し、不純物拡散を行ないＮＰＮ型Ｉ・ラン
ジスタのＮ“型コレクタ領域１１を形成する。
次に、Ｐ型ベース領域１７をドース量１〜３×ＩＱ１３
ｃｍ−”のボロンのイオン注入等で形成した後、Ｎチャ
ンネルＭＯＳトランジスタのＤＤＤ型ソース、ドレイン
領域１３およびＮＰＮ型トランジスタのエミッタ領域１
４をそれぞれドース量５Ｘ１０”ｃｍ−２程度のひ素お
よびドース量５×１０１３〜３ Ｘ １０ ”ｃ ｍ−
２程度のりんのイオン注入により形成する。
ｃｍ−”のボロンのイオン注入等で形成した後、Ｎチャ
ンネルＭＯＳトランジスタのＤＤＤ型ソース、ドレイン
領域１３およびＮＰＮ型トランジスタのエミッタ領域１
４をそれぞれドース量５Ｘ１０”ｃｍ−２程度のひ素お
よびドース量５×１０１３〜３ Ｘ １０ ”ｃ ｍ−
２程度のりんのイオン注入により形成する。
さらに、ＰチャンネルＭＯ３）ランジスタのＰ＋型ソー
ス、ドレイン領域１５およびＮＰＮ型トランジスタのＰ
＋型ベースコンタクト領域１６をドース量５Ｘ１０１５
ｃｍ−２程度のボロンのイオン注入により形成し、素子
を完成する。
ス、ドレイン領域１５およびＮＰＮ型トランジスタのＰ
＋型ベースコンタクト領域１６をドース量５Ｘ１０１５
ｃｍ−２程度のボロンのイオン注入により形成し、素子
を完成する。
上述した従来のＤＤＤを用いたシリコンゲートＢ ｉ
ＣＭＯ３・ＩＣは、ソース、ドレイン領域を形成するた
めにひ素およびりんのイオン注入を１回のフォトリソグ
ラフィ工程で連続して行なうため、エミッタ領域の形成
を兼用して行なうと、エミッタ領域もまたＤＤＤ構造と
なる。
ＣＭＯ３・ＩＣは、ソース、ドレイン領域を形成するた
めにひ素およびりんのイオン注入を１回のフォトリソグ
ラフィ工程で連続して行なうため、エミッタ領域の形成
を兼用して行なうと、エミッタ領域もまたＤＤＤ構造と
なる。
ベース幅はボロン等のＰ型不純物とりんの接合の深さに
より決定するが、りんはひ素に比べて拡散係数が大きく
、接合の深さがばらつき易いため、ベース幅はばらつき
易くなる。従って、バイポーラトランジスタの電流増幅
率のばらつきは大きくなる。逆に、これを解消するため
にベースへの不純物を深く拡散するとベース幅が拡がり
、高周波特性が劣化するという欠点がある。
より決定するが、りんはひ素に比べて拡散係数が大きく
、接合の深さがばらつき易いため、ベース幅はばらつき
易くなる。従って、バイポーラトランジスタの電流増幅
率のばらつきは大きくなる。逆に、これを解消するため
にベースへの不純物を深く拡散するとベース幅が拡がり
、高周波特性が劣化するという欠点がある。
本発明のＤＤＤ構造を有するシリコンゲートＢｉＣＭＯ
３・ＩＣの製造方法は、ＮチャンネルＭＯＳトランジス
タのソース、ドレイン領域並にびＮＰＮ型トランジスタ
のエミッタ領域の高濃度および低濃度Ｎ型領域とＮＰＮ
型トランジスタのベース領域のＰ壁領域の形成において
、不純物濃度の関係が高濃度Ｎ型領域〉Ｐ壁領域〉低濃
度Ｎ型領域となり、接合の深さの関係が高濃度Ｎ型領域
くＰ壁領域く低濃度Ｎ型領域となるように形成する工程
を有している。
３・ＩＣの製造方法は、ＮチャンネルＭＯＳトランジス
タのソース、ドレイン領域並にびＮＰＮ型トランジスタ
のエミッタ領域の高濃度および低濃度Ｎ型領域とＮＰＮ
型トランジスタのベース領域のＰ壁領域の形成において
、不純物濃度の関係が高濃度Ｎ型領域〉Ｐ壁領域〉低濃
度Ｎ型領域となり、接合の深さの関係が高濃度Ｎ型領域
くＰ壁領域く低濃度Ｎ型領域となるように形成する工程
を有している。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例の工程断面図
である。
である。
まず、第１図（ａ＞に示すように、不純物濃度１〜２
Ｘ １０１５ｃ ｍ−’のＰ−型半導体基板１にＮ＋型
埋込み領域２．Ｐ＋型埋込み領域３を形成し、不純物濃
度が２〜５ Ｘ １０１５ｃ ｍ−’のＮ−型エピタキ
シャル領域４を１〜５μｍ程度形成する。
Ｘ １０１５ｃ ｍ−’のＰ−型半導体基板１にＮ＋型
埋込み領域２．Ｐ＋型埋込み領域３を形成し、不純物濃
度が２〜５ Ｘ １０１５ｃ ｍ−’のＮ−型エピタキ
シャル領域４を１〜５μｍ程度形成する。
次に、Ｐ型ウェル領域５およびＮ型ウェル領域６を形成
した後、素子間分離酸化膜７．ゲート酸化膜８を形成す
る。
した後、素子間分離酸化膜７．ゲート酸化膜８を形成す
る。
次に、第１図（ｂ）に示すように、コレクタ形成予定領
域上に拡散窓を開口後、ゲート電極９゜コレクタ電極１
０となる多結晶シリコン層を０．６μｍ程度成長し、不
純物拡散を行なってＮ＋型コレクタ領域１１を形成し、
多結晶シリコン表面を酸化した後、フォトレジスト１２
を形成する。
域上に拡散窓を開口後、ゲート電極９゜コレクタ電極１
０となる多結晶シリコン層を０．６μｍ程度成長し、不
純物拡散を行なってＮ＋型コレクタ領域１１を形成し、
多結晶シリコン表面を酸化した後、フォトレジスト１２
を形成する。
次に、第１図（Ｃ）に示すように、フォトレジスト１２
をマスクとして、加速エネルギー７０ｋｅＶ、ドース量
３〜５×１０１５ｃｍ−２のひ素のイオン注入を行ない
、連続して加速エネルギー４０〜５０ｋｅ■、ドース量
Ｉ Ｘ １０ ”ｃ ｒｎ−２を行なって、Ｎチャンネ
ルＭＯＳ）−ランジスタのＤＤＤ型のソース、ドレイン
領域１３およびＮＰＮ型トランジスタのＤＤＤ型のエミ
ッタ領域１４を形成する。
をマスクとして、加速エネルギー７０ｋｅＶ、ドース量
３〜５×１０１５ｃｍ−２のひ素のイオン注入を行ない
、連続して加速エネルギー４０〜５０ｋｅ■、ドース量
Ｉ Ｘ １０ ”ｃ ｒｎ−２を行なって、Ｎチャンネ
ルＭＯＳ）−ランジスタのＤＤＤ型のソース、ドレイン
領域１３およびＮＰＮ型トランジスタのＤＤＤ型のエミ
ッタ領域１４を形成する。
さらに、フォトレジスト１２を除去した後、別のフォ１
〜レジストパターンをマスクとして用い、Ｐチャンネル
ＭＯＳ）ランジスタのＰ＋型ソース、ドレイン領域１５
およびＮＰＮ型トランジスタのＰ４′型ベースコンタク
ト領域１６をドース量５Ｘ１０”ｃｍ−２程度のボロン
のイオン注入により形成する。
〜レジストパターンをマスクとして用い、Ｐチャンネル
ＭＯＳ）ランジスタのＰ＋型ソース、ドレイン領域１５
およびＮＰＮ型トランジスタのＰ４′型ベースコンタク
ト領域１６をドース量５Ｘ１０”ｃｍ−２程度のボロン
のイオン注入により形成する。
最後に、第１図（ｄ）に示すように、加速エネルギー３
０〜４０ ｋ ｅ Ｖ 、ドース量５×１０１４〜Ｉ
Ｘ １０１５ｃｍ−２のボロンのイオン注入を行ないＰ
型ベース領域１７を形成する。
０〜４０ ｋ ｅ Ｖ 、ドース量５×１０１４〜Ｉ
Ｘ １０１５ｃｍ−２のボロンのイオン注入を行ないＰ
型ベース領域１７を形成する。
以下従来の半導体装置の製造方法に基すいて、金属配線
等を形成し、素子を完成する。
等を形成し、素子を完成する。
以上の工程によって形成されたＮＰＮ型トランジスタの
第１図（ｄ’ ）に示したＡＡ’線におけるひ素、りん
、ボロンの濃度分布は第２図（ａ）に示す通りであり、
これらの濃度分布を合成すると、Ｎ型、Ｐ型の不純物分
布は第２図（ｂ）のようになり、ベース幅を薄くするこ
とができる。
第１図（ｄ’ ）に示したＡＡ’線におけるひ素、りん
、ボロンの濃度分布は第２図（ａ）に示す通りであり、
これらの濃度分布を合成すると、Ｎ型、Ｐ型の不純物分
布は第２図（ｂ）のようになり、ベース幅を薄くするこ
とができる。
以上説明したように本発明は、ＤＤＤ構造を有するシリ
コンゲートＢ ｉＣＭＯ３・ＩＣの製造方法において、
ＮチャンネルＭＯＳトランジスタのソース、ドレイン領
域並にびＮＰＮ型トランジスタのエミッタ領域の高濃度
および低濃度Ｎ型領域とＮＰＮ型トランジスタのベース
領域のＰ壁領域の形成において、不純物濃度の関係が高
濃度Ｎ型領域〉Ｐ壁領域〉低濃度Ｎ型領域となり、接合
の深さの関係が高濃度Ｎ型領域くＰ壁領域く低濃度Ｎ型
領域となるように形成することにより、幅の薄いベース
領域を簡単に形成することができ、高周波特性の向上を
図ることができる。
コンゲートＢ ｉＣＭＯ３・ＩＣの製造方法において、
ＮチャンネルＭＯＳトランジスタのソース、ドレイン領
域並にびＮＰＮ型トランジスタのエミッタ領域の高濃度
および低濃度Ｎ型領域とＮＰＮ型トランジスタのベース
領域のＰ壁領域の形成において、不純物濃度の関係が高
濃度Ｎ型領域〉Ｐ壁領域〉低濃度Ｎ型領域となり、接合
の深さの関係が高濃度Ｎ型領域くＰ壁領域く低濃度Ｎ型
領域となるように形成することにより、幅の薄いベース
領域を簡単に形成することができ、高周波特性の向上を
図ることができる。
また、エミッタ・ベース接合は高濃度Ｎ型領域とＰ型ベ
ース領域で決まり、一般に高濃度Ｎ型領域はひ素等の拡
散係数の比較的小さな不純物を選ぶため、ベース幅のば
らつきは小さくなり、従ってバイポーラトランジスタの
電流増幅率のばらつきも小さくすることができる。
ース領域で決まり、一般に高濃度Ｎ型領域はひ素等の拡
散係数の比較的小さな不純物を選ぶため、ベース幅のば
らつきは小さくなり、従ってバイポーラトランジスタの
電流増幅率のばらつきも小さくすることができる。
第１図（ａ）〜（ｄ）は本発明の一実施例の工程順断面
図、第２図（ａ＞、（ｂ）は一実施例のバイポーラトラ
ンジスタにおける不純物の深さ方向に対する分布図、第
３図は従来技術を示す断面図である。 １・・・Ｐ−型半導体基板、 ２・・・Ｎ＋型埋込み領
域、３・・・Ｐ＋型埋込み領域、４・・・Ｎ−型エピタ
キシャル領域、５・・・Ｐ型ウェル領域、６・・・Ｎ型
ウェル領域、７・・・素子間分離酸化膜、８・・・ゲー
ト酸化膜、９・・・ゲート電極、１０・・・コレクタ電
極、１１・・・Ｎ＋型コレクタ領域、１２・・・フォト
レジスト、１３・・・ＤＤＤ型ソース、ドレイン領域、
１４・・・ＤＤＤ型エミッタ領域、１５・・・Ｐ１型ソ
ース、ドレイン領域、１６・・・Ｐ１型ベースコンタク
ト領域、１７・・・Ｐ型ベース領域。
図、第２図（ａ＞、（ｂ）は一実施例のバイポーラトラ
ンジスタにおける不純物の深さ方向に対する分布図、第
３図は従来技術を示す断面図である。 １・・・Ｐ−型半導体基板、 ２・・・Ｎ＋型埋込み領
域、３・・・Ｐ＋型埋込み領域、４・・・Ｎ−型エピタ
キシャル領域、５・・・Ｐ型ウェル領域、６・・・Ｎ型
ウェル領域、７・・・素子間分離酸化膜、８・・・ゲー
ト酸化膜、９・・・ゲート電極、１０・・・コレクタ電
極、１１・・・Ｎ＋型コレクタ領域、１２・・・フォト
レジスト、１３・・・ＤＤＤ型ソース、ドレイン領域、
１４・・・ＤＤＤ型エミッタ領域、１５・・・Ｐ１型ソ
ース、ドレイン領域、１６・・・Ｐ１型ベースコンタク
ト領域、１７・・・Ｐ型ベース領域。
Claims (1)
- 二重拡散型ドレインを有するシリコンゲートＣＭＯＳト
ランジスタとバイポーラトランジスタとを同一の半導体
基板上に形成する半導体装置の製造方法において、Ｎチ
ャンネルＭＯＳトランジスタのソースおよびドレイン並
びにエミッタの形成予定領域に高濃度のＮ型不純物を拡
散して高濃度Ｎ型拡散層を形成する工程と、ベース形成
予定領域に前記高濃度Ｎ型拡散層より低濃度かつ接合の
深さが前記高濃度Ｎ型拡散層より深いＰ型拡散層を形成
する工程と、前記ＮチャンネルＭＯＳトランジスタの前
記ソースおよび前記ドレイン並びに前記エミッタの前記
形成予定領域に前記Ｐ型拡散層より低濃度かつ接合の深
さが前記Ｐ型拡散層より深いＮ型拡散層を形成する工程
とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21228189A JP2881833B2 (ja) | 1989-08-18 | 1989-08-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21228189A JP2881833B2 (ja) | 1989-08-18 | 1989-08-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0376154A true JPH0376154A (ja) | 1991-04-02 |
| JP2881833B2 JP2881833B2 (ja) | 1999-04-12 |
Family
ID=16620005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21228189A Expired - Lifetime JP2881833B2 (ja) | 1989-08-18 | 1989-08-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2881833B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6459129B1 (en) | 1997-03-14 | 2002-10-01 | Nec Corporation | BiCMOS device having a CMOS gate electrode and a bipolar emitter each containing two impurities of the same conductivity type |
-
1989
- 1989-08-18 JP JP21228189A patent/JP2881833B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6459129B1 (en) | 1997-03-14 | 2002-10-01 | Nec Corporation | BiCMOS device having a CMOS gate electrode and a bipolar emitter each containing two impurities of the same conductivity type |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2881833B2 (ja) | 1999-04-12 |
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