JPH0370318B2 - - Google Patents
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- Publication number
- JPH0370318B2 JPH0370318B2 JP51112785A JP11278576A JPH0370318B2 JP H0370318 B2 JPH0370318 B2 JP H0370318B2 JP 51112785 A JP51112785 A JP 51112785A JP 11278576 A JP11278576 A JP 11278576A JP H0370318 B2 JPH0370318 B2 JP H0370318B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- signal
- pull
- input terminal
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims abstract description 12
- 230000005540 biological transmission Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G99/00—Subject matter not provided for in other groups of this subclass
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G5/00—Setting, i.e. correcting or changing, the time-indication
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明はプルダウン又はプルアツプ抵抗を備え
た入力回路に関する。
た入力回路に関する。
本発明の目的ひ時計用IC等の入力回路におけ
る消費電力の低減と、入力数の増大に伴う煩雑さ
を減少させることにある。
る消費電力の低減と、入力数の増大に伴う煩雑さ
を減少させることにある。
従来の時計用回路においては、一般に“０”、
“１”で入力される回路、例えばリセツト入力、
時刻修正入力等はスイツチの簡略化のためにプル
アツプがプルダウンの抵抗を入力のフローテイン
グ防止のためにICに内臓させている。例えば第
１図の如く一側にプルダウン抵抗をつけると、入
力オープン時、即ち“０”の時はよいが“１”の
時VDD／RIの電流を常時消費することになる。
この形式の入力が１つの時はよいが、２本、３本
と段々多くなり10本程度になると総計で1μA〜
3μAとなり、全消費電流が3μA程度以下の時計と
しては非常に問題になる。第２図は上記問題を解
決した従来の例であり、外部から“１”、“０”を
指定する入力が入力端I1〜Inに入力され、その値
のメモリー回路M1〜Mnを介して、I′1〜I′nに出
力する回路である。１〜３は抵抗RI1〜RInと入
力端I1〜Inとの接続をコントロールするゲート回
路M1〜Mnはメモリー回路である。ゲート回路１
〜３によりある時だけこの抵抗に電流を流し
“０”か“１”かの判定をさせ、その判定した内
容をメモリー回路M1〜Mnに記憶しておく。
“１”で入力される回路、例えばリセツト入力、
時刻修正入力等はスイツチの簡略化のためにプル
アツプがプルダウンの抵抗を入力のフローテイン
グ防止のためにICに内臓させている。例えば第
１図の如く一側にプルダウン抵抗をつけると、入
力オープン時、即ち“０”の時はよいが“１”の
時VDD／RIの電流を常時消費することになる。
この形式の入力が１つの時はよいが、２本、３本
と段々多くなり10本程度になると総計で1μA〜
3μAとなり、全消費電流が3μA程度以下の時計と
しては非常に問題になる。第２図は上記問題を解
決した従来の例であり、外部から“１”、“０”を
指定する入力が入力端I1〜Inに入力され、その値
のメモリー回路M1〜Mnを介して、I′1〜I′nに出
力する回路である。１〜３は抵抗RI1〜RInと入
力端I1〜Inとの接続をコントロールするゲート回
路M1〜Mnはメモリー回路である。ゲート回路１
〜３によりある時だけこの抵抗に電流を流し
“０”か“１”かの判定をさせ、その判定した内
容をメモリー回路M1〜Mnに記憶しておく。
このように構成することにより通常状態では、
常にメモリーの内容により出力され、電流は全く
消費されない。しかし、この従来の例において
は、入力端子が増加するとそれに比例して抵抗
RI1〜RInの数が増加し、ICチツプ上の大きな面
積を占有し、コストアツプと消費電流の増加の原
因となつていた。このように入力端子数が増加す
る場合としては、例えば時間調整のための可変分
周器を備えていて、その分周比指定のための入力
や、２本の水晶振動子を用いて、その差の周波素
子を用いて温度補正をする高精度時間標準を作る
場合等あこれにあてはまる。
常にメモリーの内容により出力され、電流は全く
消費されない。しかし、この従来の例において
は、入力端子が増加するとそれに比例して抵抗
RI1〜RInの数が増加し、ICチツプ上の大きな面
積を占有し、コストアツプと消費電流の増加の原
因となつていた。このように入力端子数が増加す
る場合としては、例えば時間調整のための可変分
周器を備えていて、その分周比指定のための入力
や、２本の水晶振動子を用いて、その差の周波素
子を用いて温度補正をする高精度時間標準を作る
場合等あこれにあてはまる。
そこで、本発明はプルダウン又はプルアツプ抵
抗を減少させるためのものである。
抗を減少させるためのものである。
第３図は本発明の実施例であり、I1〜Inは入力
端、S1〜Snはゲート回路、M1〜MnはI1〜Inに入
力されたデータを記憶するメモリー回路、I′1〜
I′nは出力端、Ｒはプルダウン抵抗である。本実
施例において１つのプルダウン抵抗を各入力端に
共通に用いるものであり、C1〜Cnは開閉信号に
より、S1〜Snのゲート回路を順次開閉させ、そ
のタイミングに合せてメモリーM1〜Mnに記憶さ
せる。具体的には第４図のようにトランスミツシ
ヨンゲートにより実現できる。入力端子I1〜Inは
開閉信号C1〜Cnにより順次トランスミツシヨン
ゲート２１〜２４が導通することにより抵抗Ｒに
接続され、入力端のデータが対応するメモリー回
路に読み込まれる。メモリーは２つのインバータ
２９，３０とトランスミツシヨンゲート２５〜２
８によつて構成されており、トランスミツシヨン
ゲート２５，２６が導通するとデータが読み込ま
れ、その後トランスミツシヨンゲート２７，２８
が導通となつてデータが保護される。マルチプレ
ツクス動作を行なうための開閉信号C1〜Cnは間
欠的に発生させることにより読み込み時間をデー
タの保持時間に比べ極く短かくすることにつて低
消費電力化を図ることができる。
端、S1〜Snはゲート回路、M1〜MnはI1〜Inに入
力されたデータを記憶するメモリー回路、I′1〜
I′nは出力端、Ｒはプルダウン抵抗である。本実
施例において１つのプルダウン抵抗を各入力端に
共通に用いるものであり、C1〜Cnは開閉信号に
より、S1〜Snのゲート回路を順次開閉させ、そ
のタイミングに合せてメモリーM1〜Mnに記憶さ
せる。具体的には第４図のようにトランスミツシ
ヨンゲートにより実現できる。入力端子I1〜Inは
開閉信号C1〜Cnにより順次トランスミツシヨン
ゲート２１〜２４が導通することにより抵抗Ｒに
接続され、入力端のデータが対応するメモリー回
路に読み込まれる。メモリーは２つのインバータ
２９，３０とトランスミツシヨンゲート２５〜２
８によつて構成されており、トランスミツシヨン
ゲート２５，２６が導通するとデータが読み込ま
れ、その後トランスミツシヨンゲート２７，２８
が導通となつてデータが保護される。マルチプレ
ツクス動作を行なうための開閉信号C1〜Cnは間
欠的に発生させることにより読み込み時間をデー
タの保持時間に比べ極く短かくすることにつて低
消費電力化を図ることができる。
以上のように本発明は複数の入力端子を有する
場合にも１つの抵抗によつてデータを入力するこ
とができ、消費電力の低減化と共に構成の簡略化
を図ることができる。
場合にも１つの抵抗によつてデータを入力するこ
とができ、消費電力の低減化と共に構成の簡略化
を図ることができる。
第１図−従来の入力回路を示す図。第２図−従
来の低消費電力化された入力回路を示す図。 １，２，３：開閉ゲート、M1〜Mn：メモリ
ー。 第３図−本発明の入力回路の実施例を示す図。 S1〜Sn：ゲート回路、C1〜Cn：開閉信号。 第４図−第３図の具体例を示す図。
来の低消費電力化された入力回路を示す図。 １，２，３：開閉ゲート、M1〜Mn：メモリ
ー。 第３図−本発明の入力回路の実施例を示す図。 S1〜Sn：ゲート回路、C1〜Cn：開閉信号。 第４図−第３図の具体例を示す図。
Claims (1)
- １ 複数の入力端、プルアツプ叉はプルダウン用
の単一の抵抗素子、前記複数の入力端と前記単一
の抵抗素子とを接続する複数のゲート回路、前記
単一の抵抗素子に接続される前記入力端と同数の
メモリー回路よりなり、前記複数のゲート回路に
はそれぞれ異なるタイミングで順次開閉するため
の間欠的な開閉信号が入力され、前記複数のメモ
リー回路には対応する前記ゲート回路と前記単一
の抵抗素子との接続点の電位が前記対応するゲー
ト回路に入力される開閉信号と共通の信号に基づ
いて前記ゲート回路の開閉に同期して入力される
ことを特徴とする入力回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11278576A JPS5338373A (en) | 1976-09-20 | 1976-09-20 | Ic for watch |
| CH1087077A CH623451B (de) | 1976-09-20 | 1977-09-06 | Integrierter stromkreis fuer ein zeitmessgeraet. |
| GB38948/77A GB1561468A (en) | 1976-09-20 | 1977-09-19 | Signal input circuit arrangements for electronic timepieces integrated circuitry |
| US05/835,116 US4251739A (en) | 1976-09-20 | 1977-09-20 | IC Input circuitry |
| HK528/81A HK52881A (en) | 1976-09-20 | 1981-11-05 | Improvements in or relating to signal input circuit arrangements for electronic timepieces integrated circuitry |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11278576A JPS5338373A (en) | 1976-09-20 | 1976-09-20 | Ic for watch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5338373A JPS5338373A (en) | 1978-04-08 |
| JPH0370318B2 true JPH0370318B2 (ja) | 1991-11-07 |
Family
ID=14595435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11278576A Granted JPS5338373A (en) | 1976-09-20 | 1976-09-20 | Ic for watch |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4251739A (ja) |
| JP (1) | JPS5338373A (ja) |
| CH (1) | CH623451B (ja) |
| GB (1) | GB1561468A (ja) |
| HK (1) | HK52881A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5894232A (ja) * | 1981-11-30 | 1983-06-04 | Toshiba Corp | 半導体アナログスイッチ回路 |
| US4638183A (en) * | 1984-09-20 | 1987-01-20 | International Business Machines Corporation | Dynamically selectable polarity latch |
| US4697108A (en) * | 1986-05-09 | 1987-09-29 | International Business Machines Corp. | Complementary input circuit with nonlinear front end and partially coupled latch |
| US4800300A (en) * | 1987-11-02 | 1989-01-24 | Advanced Micro Devices, Inc. | High-performance, CMOS latch for improved reliability |
| US4958093A (en) * | 1989-05-25 | 1990-09-18 | International Business Machines Corporation | Voltage clamping circuits with high current capability |
| US5589782A (en) * | 1995-06-02 | 1996-12-31 | Advanced Micro Devices, Inc. | Macrocell and clock signal allocation circuit for a programmable logic device (PLD) enabling PLD resources to provide multiple functions |
| JP3720229B2 (ja) * | 2000-02-10 | 2005-11-24 | セイコーインスツル株式会社 | 電子時計 |
| AUPR223000A0 (en) * | 2000-12-21 | 2001-01-25 | Luminis Pty Limited | A level sensitive latch |
| US7795902B1 (en) | 2009-07-28 | 2010-09-14 | Xilinx, Inc. | Integrated circuit device with slew rate controlled output buffer |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3812384A (en) * | 1973-05-17 | 1974-05-21 | Rca Corp | Set-reset flip-flop |
| JPS5759689B2 (ja) * | 1974-09-30 | 1982-12-16 | Citizen Watch Co Ltd | |
| JPS5179371A (ja) * | 1974-12-18 | 1976-07-10 | Suwa Seikosha Kk | |
| JPS51129144A (en) * | 1975-05-02 | 1976-11-10 | Toshiba Corp | Memory divice of non volatile information |
| US4025800A (en) * | 1975-06-16 | 1977-05-24 | Integrated Technology Corporation | Binary frequency divider |
| JPS5238972A (en) * | 1975-09-23 | 1977-03-25 | Seiko Instr & Electronics Ltd | Electronic watch |
| GB1578657A (en) * | 1976-05-25 | 1980-11-05 | Ebauches Sa | Electronic circuit for electronic watch |
| JPS52146162A (en) * | 1976-05-29 | 1977-12-05 | Toshiba Corp | Programmable counter |
-
1976
- 1976-09-20 JP JP11278576A patent/JPS5338373A/ja active Granted
-
1977
- 1977-09-06 CH CH1087077A patent/CH623451B/xx unknown
- 1977-09-19 GB GB38948/77A patent/GB1561468A/en not_active Expired
- 1977-09-20 US US05/835,116 patent/US4251739A/en not_active Expired - Lifetime
-
1981
- 1981-11-05 HK HK528/81A patent/HK52881A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| HK52881A (en) | 1981-11-13 |
| US4251739A (en) | 1981-02-17 |
| GB1561468A (en) | 1980-02-20 |
| JPS5338373A (en) | 1978-04-08 |
| CH623451B (de) | |
| CH623451GA3 (ja) | 1981-06-15 |
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