KR100862452B1 - Level shifter - Google Patents

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KR100862452B1
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권용일
임준형
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Abstract

본 발명은 저진폭의 신호를 고진폭 신호로 변환하기 위해 고전원전압을 사용하는 인버터 회로에서 게이트와 소스의 전압차로 인해 발생하는 누설전류의 발생을 차단함으로써 불필요한 전력 소모를 감소시킬 수 있는 레벨 시프터에 관한 것이다. 본 발명은, 제1 전원전압으로 동작하며, 상기 제1 전원전압과 실질적으로 동일한 제1 진폭을 갖는 입력신호를 입력받아 그 위상을 반전시키는 제1 인버터부; 및 상기 입력신호가 게이트에 인가되고 상기 제1 전원전압보다 큰 값의 제2 전원전압이 소스로 인가되는 제1 PMOS 트랜지스터와, 상기 입력신호가 게이트에 인가되고 소스가 접지된 제2 NMOS 트랜지스터와, 상기 제1 인버터부의 출력을 게이트로 인가받고 상기 제1 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 제1 NMOS 트랜지스터의 드레인에 소스가 연결되는 제2 NMOS 트랜지스터를 포함하며, 상기 제1 NMOS 트랜지스터의 드레인으로 상기 제2 전원전압과 실질적으로 동일한 제2 진폭을 갖는 신호를 출력하는 제2 인버터부를 포함하는 레벨 시프터를 제공한다.

Figure R1020060064217

레벨 시프터(level shifter), 인버터, NMOS 트랜지스터, PMOS 트랜지스터, 누설전류

The present invention is a level shifter that can reduce the unnecessary power consumption by blocking the generation of leakage current caused by the voltage difference between the gate and the source in the inverter circuit using a high power voltage to convert a low amplitude signal to a high amplitude signal It is about. The present invention includes a first inverter unit which operates at a first power supply voltage and receives an input signal having a first amplitude substantially equal to the first power supply voltage and inverts its phase; A first PMOS transistor to which the input signal is applied to the gate and a second power supply voltage having a value greater than the first power supply voltage is applied to the source, a second NMOS transistor to which the input signal is applied to the gate and the source is grounded; And a second NMOS transistor receiving an output of the first inverter unit as a gate, a drain connected to a drain of the first PMOS transistor, and a source connected to a drain of the first NMOS transistor. It provides a level shifter including a second inverter unit for outputting a signal having a second amplitude substantially the same as the second power supply voltage to the drain.

Figure R1020060064217

Level shifter, inverter, NMOS transistor, PMOS transistor, leakage current

Description

레벨 시프터{LEVEL SHIFTER}Level shifter {LEVEL SHIFTER}

도 1은 종래의 레벨 시프터를 도시한 회로도이다.1 is a circuit diagram showing a conventional level shifter.

도 2는 본 발명의 제1 실시형태에 따른 레벨 시프터를 도시한 회로도이다.2 is a circuit diagram showing a level shifter according to the first embodiment of the present invention.

도 3은 본 발명의 제2 실시형태에 따른 레벨 시프터를 도시한 회로도이다.3 is a circuit diagram showing a level shifter according to a second embodiment of the present invention.

도 4는 본 발명의 제3 실시형태에 따른 레벨 시프터를 도시한 회로도이다.4 is a circuit diagram showing a level shifter according to a third embodiment of the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

21: 제1 인버터부 22: 제2 인버터부21: first inverter unit 22: second inverter unit

23: 제3 인버터부 IN: 입력단23: third inverter unit IN: input terminal

OUT: 출력단 NM1: 제1 NMOS 트랜지스터OUT: output terminal NM1: first NMOS transistor

NM2: 제2 NMOS 트랜지스터 PM1: 제1 PMOS 트랜지스터NM2: second NMOS transistor PM1: first PMOS transistor

PM2: 제2 PMOS 트랜지스터 PM3: 제3 PMOS 트랜지스터PM2: second PMOS transistor PM3: third PMOS transistor

본 발명은 레벨 시프터에 관한 것으로, 더욱 상세하게는 저진폭의 신호를 고진폭 신호로 변환하기 위해 고전원전압을 사용하는 인버터 회로에서 게이트와 소스 의 전압차로 인해 발생하는 누설전류의 발생을 차단함으로써 불필요한 전력 소모를 감소시킬 수 있는 레벨 시프터에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a level shifter, and more particularly, by blocking the generation of leakage current caused by a voltage difference between a gate and a source in an inverter circuit using a high power voltage to convert a low amplitude signal into a high amplitude signal. A level shifter can reduce unnecessary power consumption.

다양한 반도체 회로를 조합시킨 회로 시스템을 하나의 칩 형태로 구현하는 시스템 온 칩(System On Chip: SOC)에서, 각 반도체 회로에서 사용되는 제어 클럭 신호의 진폭이 서로 다른 경우가 발생할 수 있다. 예를 들어, 현재 많이 사용되고 있는 0.18 ㎛ 공정에서 디지털 블록에서 사용하는 신호의 진폭은 1.8 V이고, 일부 아날로그 블록에서는 그보다 큰 진폭의 신호를 사용하고 있다. 따라서, 상기 두 블록을 연계하기 위해서는 1.8 V의 진폭을 갖는 신호를 더 큰 진폭의 신호로 변환하는 레벨 시프터(level shifter)가 사용되고 있다.In a system on chip (SOC) that implements a circuit system combining various semiconductor circuits in the form of a single chip, a case where the amplitude of the control clock signal used in each semiconductor circuit is different may occur. For example, in the 0.18 µm process, which is widely used, the amplitude of a signal used in a digital block is 1.8 V, and some analog blocks use a signal having a larger amplitude. Therefore, in order to link the two blocks, a level shifter for converting a signal having an amplitude of 1.8 V into a signal having a larger amplitude is used.

도 1은 종래의 레벨 시프터를 도시한 회로도이다. 도 1에 도시된 바와 같이, 종래의 레벨 시프터는 크게 두 개의 인버터부(11, 12)로 이루어진다. 제1 인버터부(11)는 입력단(IN)으로부터 제1 진폭 신호를 입력받으며, 제1 진폭과 동일한 크기의 전압을 제1 전원전압(VDDL)으로 사용한다. 제1 인버터부(11)는 입력단으로 입력된 제1 진폭 신호의 위상을 반전시켜 출력하고, 이 반전된 제1 진폭 신호는 제2 인버터부(12)에 입력된다.1 is a circuit diagram showing a conventional level shifter. As shown in FIG. 1, the conventional level shifter is largely composed of two inverter units 11 and 12. The first inverter unit 11 receives the first amplitude signal from the input terminal IN and uses a voltage having the same magnitude as the first amplitude as the first power supply voltage V DDL . The first inverter unit 11 inverts and outputs a phase of the first amplitude signal input to the input terminal, and the inverted first amplitude signal is input to the second inverter unit 12.

상기 제2 인버터부(12)는 상기 제1 전원전압(VDDL)보다 큰 크기의 제2 전원전압(VDDH)로 동작함으로써 입력되는 전압의 레벨을 변환한다. 더욱 구체적으로 상기 제2 인버터부(12)는 상기 제1 인버터부(11)의 출력이 게이트로 인가되고 상기 제2 전원전압(VDDH)이 소스로 인가되는 PMOS 트랜지스터(PM)와, 상기 PMOS 트랜지스터(PM)의 게이트에 게이트가 연결되고 상기 NMOS 트랜지스터(PM)의 드레인에 드레인이 연결되며, 소스가 접지된 NMOS 트랜지스터(NM)를 포함한다. 상기 PMOS 트랜지스터(PM)와 NMOS 트랜지스터(NM)의 공통 드레인단은 레벨 시프팅된 신호를 출력하는 출력단(OUT)과 연결된다.The second inverter unit 12 converts the level of the input voltage by operating with a second power supply voltage V DDH having a magnitude greater than the first power supply voltage V DDL . More specifically, the second inverter unit 12 includes a PMOS transistor PM to which an output of the first inverter unit 11 is applied as a gate and the second power supply voltage V DDH is applied as a source, and the PMOS. A gate is connected to the gate of the transistor PM, a drain is connected to the drain of the NMOS transistor PM, and the source includes an NMOS transistor NM. The common drain terminal of the PMOS transistor PM and the NMOS transistor NM is connected to an output terminal OUT for outputting a level shifted signal.

상기와 같은 구성의 종래의 전압 시프터에서, 제1 인버터부(11)는 입력신호의 진폭을 변환하지 않고 그 위상만 반전시켜 출력하며, 제2 인버터부(12)에서는 제1 인버터부(11)에서 출력되는 신호의 진폭을 상승시키면서 동시에 위상도 반전시켜 출력한다. 입력단(IN)으로 제1 진폭(예를 들어, 1.8 V)의 신호가 인가되면 제1 인버터부(11)에 의해 그 위상이 반전된다. 즉, 제1 인버터부(11)에 의해 입력신호의 로우와 하이의 상태가 반전된다. 이어 제2 인버터부(12)로 하이 신호(1.8 V)가 인가되면, PMOS 트랜지스터(PM)는 오프되고, NMOS 트랜지스터(NM)가 온됨으로써 출력단은 접지되어 로우상태의 신호가 출력단(OUT)으로 출력된다. 또한, 제2 인버터부(12)로 로우 신호(0V)가 인가되면 PMOS 트랜지스터(PM)는 온되고, NMOS 트랜지스터(NM)는 오프되어 제2 전원전압(VDDH=3.3 V)이 출력단에 인가됨으로써 진폭이 상승된 하이 신호(3.3 V)가 출력단에 출력된다.In the conventional voltage shifter having the above configuration, the first inverter unit 11 inverts only the phase of the input signal without changing the amplitude of the input signal, and outputs the first inverter unit 11 in the second inverter unit 12. Increasing the amplitude of the signal output from the output while simultaneously inverting the phase. When a signal having a first amplitude (for example, 1.8 V) is applied to the input terminal IN, the phase is reversed by the first inverter unit 11. That is, the state of the low and high of the input signal is reversed by the first inverter unit 11. Subsequently, when a high signal (1.8 V) is applied to the second inverter unit 12, the PMOS transistor PM is turned off and the NMOS transistor NM is turned on so that the output terminal is grounded so that the signal in the low state goes to the output terminal OUT. Is output. In addition, when the low signal 0V is applied to the second inverter unit 12, the PMOS transistor PM is turned on, the NMOS transistor NM is turned off, and the second power supply voltage V DDH = 3.3 V is applied to the output terminal. As a result, a high signal (3.3 V) having an increased amplitude is output to the output terminal.

상기 제1 인버터부(11)에서 출력되는 신호의 진폭은 상기 제2 인버터부(12)의 제2 전원전압(VDDH)보다 작기 때문에 제2 인버터부(12)의 PMOS 트랜지스터(PM)의 게이트에 하이상태의 제1 인버터부(11)의 출력신호가 인가되더라도 PMOS 트랜지스터(PM)가 완전하게 오프되지 못한다. 즉, 제1 인버터부(11)의 출력신호가 하이상태인 1.8 V로 PMOS 트랜지스터(PM)의 게이트에 인가되더라도, 상기 PMOS 트랜지스터(PM)의 게이트아 소스의 전압차가 발생함으로 인해 PMOS 트랜지스터(PM)가 완전히 오프되지 못하고 PMOS 트랜지스터(PM)의 소스와 드레인 사이에 수십 내지 수백 ㎂의 누설전류가 발생한다.Since the amplitude of the signal output from the first inverter unit 11 is smaller than the second power supply voltage V DDH of the second inverter unit 12, the gate of the PMOS transistor PM of the second inverter unit 12 is reduced. Even when the output signal of the first inverter unit 11 in the high state is applied, the PMOS transistor PM is not completely turned off. That is, even when the output signal of the first inverter unit 11 is applied to the gate of the PMOS transistor PM at a high state of 1.8 V, the voltage difference between the gate and the source of the PMOS transistor PM occurs, causing the PMOS transistor PM ) Is not completely turned off and leakage currents of tens to hundreds of mA are generated between the source and the drain of the PMOS transistor PM.

이러한 누설전류의 발생으로 인해 종래의 레벨 시프터는 불필요한 전력을 소모하게 되는 문제점이 있다.Due to the generation of such leakage current, the conventional level shifter has a problem in that it consumes unnecessary power.

본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로 그 목적은, 레벨시프터의 인버터부에 포함된 PMOS 트랜지스터의 게이트와 소스 사이의 전압차로 인한 누설전류의 발생을 차단함으로써 전력 소모를 절감할 수 있는 레벨 시프터를 제공하는데 있다.The present invention has been proposed to solve the above problems of the prior art, the object of which is to reduce power consumption by blocking the generation of leakage current due to the voltage difference between the gate and the source of the PMOS transistor included in the inverter portion of the level shifter. To provide a level shifter.

상기 목적을 달성하기 위한 기술적 구성으로서 본 발명은,The present invention as a technical configuration for achieving the above object,

제1 전원전압으로 동작하며, 상기 제1 전원전압과 실질적으로 동일한 제1 진폭을 갖는 입력신호를 입력받아 그 위상을 반전시키는 제1 인버터부; 및A first inverter unit operating at a first power supply voltage and receiving an input signal having a first amplitude substantially equal to the first power supply voltage, and inverting its phase; And

상기 입력신호가 게이트에 인가되고 상기 제1 전원전압보다 큰 값의 제2 전 원전압이 소스로 인가되는 제1 PMOS 트랜지스터와, 상기 입력신호가 게이트에 인가되고 소스가 접지된 제2 NMOS 트랜지스터와, 상기 제1 인버터부의 출력을 게이트로 인가받고 상기 제1 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 제1 NMOS 트랜지스터의 드레인에 소스가 연결되는 제2 NMOS 트랜지스터를 포함하며, 상기 제1 NMOS 트랜지스터의 드레인으로 상기 제2 전원전압과 실질적으로 동일한 제2 진폭을 갖는 신호를 출력하는 제2 인버터부A first PMOS transistor to which the input signal is applied to the gate and a second power voltage having a value greater than the first power supply voltage is applied to the source; a second NMOS transistor to which the input signal is applied to the gate and the source is grounded; And a second NMOS transistor receiving an output of the first inverter unit as a gate, a drain connected to a drain of the first PMOS transistor, and a source connected to a drain of the first NMOS transistor. A second inverter unit outputting a signal having a second amplitude substantially equal to the second power supply voltage to a drain;

를 포함하는 레벨 시프터를 제공한다.It provides a level shifter comprising a.

바람직하게 본 발명의 저전력 레벨 시프터는, 상기 제2 전원전압으로 동작하며 상기 제2 인버터부의 출력신호를 반전하여 출력하는 제3 인버터부를 더 포함할 수 있다.Preferably, the low power level shifter of the present invention may further include a third inverter unit which operates with the second power voltage and inverts and outputs the output signal of the second inverter unit.

본 발명의 일실시형태에서, 상기 제2 인버터부는, 상기 입력신호가 게이트에 인가되고 상기 제2 NMOS 트랜지스터의 드레인에 소스가 연결되며 상기 제1 NMOS 트랜지스터의 드레인에 드레인이 연결된 제2 PMOS 트랜지스터를 더 포함하는 것이 바람직하다.In one embodiment of the present invention, the second inverter unit, the second PMOS transistor is applied to the gate, the source is connected to the drain of the second NMOS transistor and the drain is connected to the drain of the first NMOS transistor It is preferable to further include.

본 발명의 다른 실시형태에서, 상기 제2 인버터부는, 상기 제1 PMOS 트랜지스터의 게이트에 게이트가 연결되고 상기 제1 PMOS 트랜지스터의 드레인에 소스가 연결되며 상기 제2 NMOS 트랜지스터의 드레인에 드레인이 연결된 제3 PMOS 트랜지 스터를 더 포함하는 것이 바람직하다. 이 실시형태에서, 상기 제3 PMOS 트랜지스터는, 자신에 의한 전압강하에 의해 그 드레인의 전압레벨이 상기 입력신호 진폭과 실질적으로 동일하도록 그 폭(width)과 길이(length)가 결정되는 것이 바람직하다.In another embodiment of the present invention, the second inverter unit, the gate is connected to the gate of the first PMOS transistor, the source is connected to the drain of the first PMOS transistor and the drain is connected to the drain of the second NMOS transistor It is preferable to further include 3 PMOS transistors. In this embodiment, it is preferable that the width and length of the third PMOS transistor are determined such that the voltage level of the drain thereof is substantially equal to the input signal amplitude by the voltage drop caused by the third PMOS transistor. .

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시형태에 대한 구성 및 작용을 더욱 상세하게 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명되는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에 도시된 구성요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상에서 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 참조부호를 사용할 것이다.Hereinafter, with reference to the accompanying drawings will be described in more detail the configuration and operation of the various embodiments of the present invention. However, embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Therefore, the shape and size of the components shown in the drawings may be exaggerated for more clear description, components having substantially the same configuration and function in the drawings will use the same reference numerals.

도 2는 본 발명의 제1 실시형태에 따른 저전력 레벨 시프터의 회로도이다.2 is a circuit diagram of a low power level shifter according to the first embodiment of the present invention.

도 2를 참조하면, 본 발명의 제1 실시형태에 따른 저전력 레벨 시프터는, 제1 인버터부(21)와 제2 인버터부(22)를 포함한다. 이에 더하여 제3 인버터부(23)를 더 포함할 수 있다.2, the low power level shifter which concerns on 1st Embodiment of this invention includes the 1st inverter part 21 and the 2nd inverter part 22. As shown in FIG. In addition, the third inverter unit 23 may further include.

상기 제1 인버터부(21)는 레벨 시프터의 입력단(IN)으로부터 제1 진폭의 입력신호를 입력받아 그 위상을 반전시킨다. 상기 제1 인버터부(21)는 상기 입력신호 의 제1 진폭과 실질적으로 동일한 제1 전원전압(VDDL)으로 동작한다.The first inverter unit 21 receives an input signal having a first amplitude from an input terminal IN of the level shifter and inverts its phase. The first inverter unit 21 operates with a first power supply voltage V DDL which is substantially the same as the first amplitude of the input signal.

상기 제2 인버터부(22)는 제1 PMOS 트랜지스터(PM1)와, 제1 NMOS 트랜지스터(NM1)와, 제2 NMOS 트랜지스터(NM2)를 포함한다.The second inverter unit 22 includes a first PMOS transistor PM1, a first NMOS transistor NM1, and a second NMOS transistor NM2.

상기 제1 PMOS 트랜지스터(PM1)는 레벨 시프터의 입력단(IN)으로부터 입력되는 제1 진폭의 입력신호가 게이트에 인가되고, 상기 제1 인버터의 제1 전원전압(VDDL)보다 큰 값의 제2 전원전압(VDDH)이 소스로 인가되며, 상기 제2 NMOS 트랜지스터(NM2)의 드레인에 드레인이 연결된다.In the first PMOS transistor PM1, an input signal having a first amplitude input from an input terminal IN of a level shifter is applied to a gate, and a second value having a value greater than a first power voltage V DDL of the first inverter is applied to the gate. The power supply voltage V DDH is applied as a source, and a drain is connected to the drain of the second NMOS transistor NM2.

상기 제1 NMOS 트랜지스터(NM1)는 레벨 시프터의 입력단(IN)으로부터 입력되는 제1 진폭의 입력신호가 게이트에 인가되고, 소스가 접지되며, 상기 제2 NMOS 트랜지스터(NM2)의 소스에 드레인이 연결된다.In the first NMOS transistor NM1, an input signal having a first amplitude input from an input terminal IN of a level shifter is applied to a gate, a source is grounded, and a drain is connected to a source of the second NMOS transistor NM2. do.

상기 제2 NMOS 트랜지스터(NM2)는 상기 제1 인버터부(21)로부터 출력되는 신호가 게이트에 인가되며 상기 제1 PMOS 트랜지스터(PM1)의 드레인에 드레인이 연결되고 상기 제1 NMOS 트랜지스터의 드레인에 소스가 연결된다.In the second NMOS transistor NM2, a signal output from the first inverter unit 21 is applied to a gate, a drain is connected to a drain of the first PMOS transistor PM1, and a source is applied to the drain of the first NMOS transistor. Is connected.

상기 제3 인버터부(23)는 상기 제2 인버터부(22)의 제2 전원전압(VDDH)과 동일한 크기의 전원전압으로 동작하며, 상기 제1 NMOS 트랜지스터(NM1)의 드레인으로부터 출력되는 신호를 반전하여 레벨 시프터의 출력단(OUT)으로 출력한다.The third inverter unit 23 operates with a power supply voltage having the same magnitude as that of the second power supply voltage V DDH of the second inverter unit 22, and outputs a signal from the drain of the first NMOS transistor NM1. Inverts and outputs to the output terminal (OUT) of the level shifter.

상기와 같은 구성을 갖는 본 발명의 제1 실시형태에 따른 저전력 레벨 시프터의 동작은 다음과 같다.The operation of the low power level shifter according to the first embodiment of the present invention having the above configuration is as follows.

먼저 입력단에, 제1 진폭을 갖는 입력신호가 입력된다. 예를 들어, 상기 입력신호는 하이상태에서 1.8 V, 로우상태에서 0 V인 신호일 수 있다. 이 입력신호는 제1 인버터부(21)에서 진폭은 그대로이나 위상이 반전된 신호로 인버팅되어 출력된다. 이는 상기 제1 인버터부(21)가 상기 입력신호의 진폭과 실질적으로 동일한 크기의 제1 전원전압(VDDL)으로 동작하기 때문이다.First, an input signal having a first amplitude is input to an input terminal. For example, the input signal may be a signal of 1.8 V in the high state and 0 V in the low state. The input signal is inverted and output from the first inverter unit 21 as a signal whose amplitude is inverted but inverted in phase. This is because the first inverter unit 21 operates with the first power voltage V DDL having substantially the same magnitude as the amplitude of the input signal.

상기 입력신호가 로우상태일 때, 상기 제1 PMOS 트랜지스터(PM1)의 게이트 및 제1 NMOS 트랜지스터(NM1)의 게이트에는 로우 신호가 인가되고, 제2 NMOS 트랜지스터(NM2)의 게이트에는 제1 인버터부(21)에 의해 반전된 하이 신호가 인가된다. 이로써 상기 제1 PMOS 트랜지스터(PM1)는 온되고, 제1 NMOS 트랜지스터(NM1)은 오프되고, 제2 NMOS 트랜지스터(NM2)는 온된다. 따라서, 제2 인버터부(22)의 출력이 되는 제1 NMOS 트랜지스터(NM1)의 드레인은 제2 전원전압(VDDH), 즉 입력신호의 진폭보다 큰 전압레벨(3.3 V)의 하이 신호가 출력된다.When the input signal is in a low state, a low signal is applied to a gate of the first PMOS transistor PM1 and a gate of the first NMOS transistor NM1, and a first inverter unit is applied to a gate of the second NMOS transistor NM2. The high signal inverted by 21 is applied. As a result, the first PMOS transistor PM1 is turned on, the first NMOS transistor NM1 is turned off, and the second NMOS transistor NM2 is turned on. Therefore, the drain of the first NMOS transistor NM1, which is the output of the second inverter unit 22, is output by the second power supply voltage V DDH , that is, a high signal having a voltage level (3.3 V) larger than the amplitude of the input signal. do.

한편, 상기 입력신호가 하이상태일 때, 상기 제1 PMOS 트랜지스터(PM1)의 게이트 및 제1 NMOS 트랜지스터(NM1)의 게이트에는 하이 신호가 인가되고, 제2 NMOS 트랜지스터(NM2)의 게이트에는 제1 인버터부(21)에 의해 반전된 로우 신호가 인가된다. 이로써 상기 제1 PMOS 트랜지스터(PM1)는 오프되고, 제1 NMOS 트랜지스터(NM1)은 온되고, 제2 NMOS 트랜지스터(NM2)는 오프된다. 따라서, 제2 인버터 부(22)의 출력이 되는 제1 NMOS 트랜지스터(NM1)의 드레인은 접지되어 로우 신호가 출력된다. 종래의 레벨 시프터에서, 고전원전압을 사용하는 인버터를 이용하여 저진폭의 입력신호의 진폭을 변환하는 경우, 제1 PMOS 트랜지스터(PM1)의 게이트와 소스 사이의 전압차가 존재하게 되므로 누설전류가 발생하는 문제가 있었다. 본 발명에서 입력신호가 하이인 경우, 제1 PMOS 트랜지스터(PM1)의 게이트에 인가되는 전압은 1.8 V로 제2 인버터부(22)의 제2 전원전압(VDDH)보다 작기 때문에 누설전류가 발생할 수 있으나, 제1 인버터부(21)의 반전신호에 의해 오프가 되는 제2 NMOS 트랜지스터(NM2)가 제1 PMOS 트랜지스터(PM1)의 드레인과 제1 NMOS 트랜지스터(NM1)의 드레인 사이의 경로를 차단한다. 즉, 본 발명은, 제2 NMOS 트랜지스터(NM2)에 의해 누설전류가 흐르는 것을 방지함으로써 불필요한 전력 소모를 절감할 수 있게 된다.On the other hand, when the input signal is high, a high signal is applied to the gate of the first PMOS transistor PM1 and the gate of the first NMOS transistor NM1, and a first to the gate of the second NMOS transistor NM2. The low signal inverted by the inverter unit 21 is applied. As a result, the first PMOS transistor PM1 is turned off, the first NMOS transistor NM1 is turned on, and the second NMOS transistor NM2 is turned off. Therefore, the drain of the first NMOS transistor NM1, which is the output of the second inverter unit 22, is grounded to output a low signal. In a conventional level shifter, when an amplitude of an input signal having a low amplitude is converted using an inverter using a high power voltage, a leakage current occurs because a voltage difference exists between a gate and a source of the first PMOS transistor PM1. There was a problem. In the present invention, when the input signal is high, since the voltage applied to the gate of the first PMOS transistor PM1 is 1.8 V and smaller than the second power supply voltage V DDH of the second inverter unit 22, a leakage current may occur. The second NMOS transistor NM2, which is turned off by the inverted signal of the first inverter unit 21, may block a path between the drain of the first PMOS transistor PM1 and the drain of the first NMOS transistor NM1. do. That is, the present invention can reduce unnecessary power consumption by preventing the leakage current from flowing through the second NMOS transistor NM2.

한편, 제2 인버터부(22)에서 출력되는 신호는, 입력신호가 하이상태(1.8 V)일 때 로우상태(0 V)이고, 입력신호가 로우상태(0 V)일 때 하이상태(3.3 V)인 신호이므로, 본 발명은 상기 제2 인버터부(22)의 제2 전원전압(VDDH)과 동일한 전원전압으로 동작하는 제3 인버터부(23)를 이용하여 제2 인버터부(22)의 출력신호를 반전시킴으로써 입력신호와 위상을 일치시켜 출력단(OUT)으로 출력할 수 있다.On the other hand, the signal output from the second inverter section 22 is low (0 V) when the input signal is high (1.8 V), and high (3.3 V) when the input signal is low (0 V). In the present invention, the second inverter unit 22 uses the third inverter unit 23 that operates at the same power supply voltage as the second power source voltage V DDH of the second inverter unit 22. By inverting the output signal, the output signal can be output to the output terminal OUT by matching the phase with the input signal.

도 3은 본 발명의 제2 실시형태에 따른 저전력 레벨 시프터의 회로도이다.3 is a circuit diagram of a low power level shifter according to a second embodiment of the present invention.

도 3은 상기 도 2에 도시된 본 발명의 제1 실시형태에서, 상기 입력신호가 게이트에 인가되고 상기 제2 NMOS 트랜지스터(NM2)의 드레인에 소스가 연결되며 상기 제1 NMOS 트랜지스터(NM1)의 드레인에 드레인이 연결된 제2 PMOS 트랜지스터(PM2)를 더 포함하는 회로구조를 갖는다.FIG. 3 is a diagram of a first embodiment of the present invention illustrated in FIG. 2, wherein the input signal is applied to a gate, a source is connected to a drain of the second NMOS transistor NM2, and FIG. The circuit structure further includes a second PMOS transistor PM2 having a drain connected to the drain.

상기 제1 실시형태에서, 입력신호가 로우상태(0 V)인 경우, 제1 NMOS 트랜지스터(NM1)이 오프되면서 제1 NMOS 트랜지스터(NM1)의 드레인이 플로팅(floating) 상태가 된다. 따라서, 제2 NMOS 트랜지스터(NM2)의 게이트가 하이상태가 되더라도 제2 NMOS 트랜지스터(NM2)에 의한 전압강하가 일어날 수 있다. 즉, 제2 인버터부(22)의 출력이 원하는 전압레벨(3.3 V)보다 작아질 수 있다.In the first embodiment, when the input signal is in the low state (0 V), the drain of the first NMOS transistor NM1 is in a floating state while the first NMOS transistor NM1 is turned off. Therefore, even when the gate of the second NMOS transistor NM2 is in a high state, a voltage drop by the second NMOS transistor NM2 may occur. That is, the output of the second inverter unit 22 may be smaller than the desired voltage level (3.3 V).

이러한 제1 NMOS 트랜지스터(NM1) 드레인의 플로팅 현상으로 인한 출력의 감소 문제를 해결하기 위해 상기 제2 PMOS 트랜지스터(PM2)가 채용된다. 상기 제2 PMOS 트랜지스터(PM2)는 입력신호가 로우상태(0V)일 때, 온 되어 제1 PMOS 트랜지스터(PM2)의 드레인과 제2 인버터(22)의 출력인 제1 NMOS 트랜지스터(NM1)의 드레인을 연결한다. 따라서, 입력신호가 로우상태(0 V)일 때, 제2 NMOS 트랜지스터(NM2)의 저항에 의한 영향을 받지 않고 원하는 전압레벨(3.3 V)의 신호를 출력할 수 있게 한다.The second PMOS transistor PM2 is employed to solve the problem of reduction in output due to the floating phenomenon of the first NMOS transistor NM1. The second PMOS transistor PM2 is turned on when the input signal is low (0V), and the drain of the first NMOS transistor NM1 which is the drain of the first PMOS transistor PM2 and the output of the second inverter 22. Connect Therefore, when the input signal is in the low state (0 V), the signal of the desired voltage level (3.3 V) can be output without being affected by the resistance of the second NMOS transistor NM2.

도 4는 본 발명의 제3 실시형태에 따른 저전력 레벨 시프터의 회로도이다.4 is a circuit diagram of a low power level shifter according to a third embodiment of the present invention.

도 4은 상기 도 3에 도시된 본 발명의 제1 실시형태에서, 상기 제1 PMOS 트랜지스터(PM1)의 게이트에 게이트가 연결되고 상기 제1 PMOS 트랜지스터(PM1)의 드레인에 소스가 연결되며 상기 제2 NMOS 트랜지스터(NM2)의 드레인에 드레인이 연결 된 제3 PMOS 트랜지스터(PM3)를 더 포함하는 회로구조를 갖는다.4 illustrates a gate connected to a gate of the first PMOS transistor PM1 and a source connected to a drain of the first PMOS transistor PM1 in the first embodiment of the present invention illustrated in FIG. 3. The second PMOS transistor PM3 further includes a third PMOS transistor PM3 having a drain connected to the drain of the NMOS transistor NM2.

상기 제2 실시형태에서, 입력신호가 하이상태(1.8 V)인 경우, 제1 PMOS 트랜지스터(PM1)의 소스에는 제2 전원전압(VDDH=3.3 V)이 인가되므로 누설전류가 발생할 수 있다. 이 누설전류는 제2 PMOS 트랜지스터(PM2)를 통해 제2 인버터부(22)의 출력까지 흐를 수 있으므로 이를 차단하여야 한다. 상기 제3 PMOS 트랜지스터(PM3)는 누설전류가 제2 PMOS 트랜지스터(PM2)를 통해 흐르는 것을 차단하기 위해 채용된 것이다.In the second embodiment, when the input signal is in a high state (1.8 V), since a second power supply voltage (V DDH = 3.3 V) is applied to the source of the first PMOS transistor PM1, a leakage current may occur. Since the leakage current may flow to the output of the second inverter unit 22 through the second PMOS transistor PM2, it should be blocked. The third PMOS transistor PM3 is employed to block a leakage current from flowing through the second PMOS transistor PM2.

상기 제3 PMOS 트랜지스터(PM3)는 그 폭(width)와 길이(length)를 조절하여 드레인과 소스 사이의 전압을 적절하게 결정함으로써 제1 PMOS 트랜지스터(PM1)의 드레인과 제3 PMOS 트랜지스터(PM3)의 소스 사이에 전압강하를 일으킨다. 즉, 이 제3 PMOS 트랜지스터(PM3)는 자신의 전압강하에 의해 제2 PMOS 트랜지스터(PM2)의 소스 전압이 상기 입력신호의 하이상태의 전압레벨(1.8 V)과 동일하게 됨으로써 제2 PMOS 트랜지스터(PM2)는 완전하게 오프상태가 되게 한다. 따라서, 제1 NMOS 트랜지스터(PM1)의 누설전류를 차단할 수 있게 됨으로써 불필요한 전력소모를 감소시킬 수 있게 된다.The third PMOS transistor PM3 adjusts the width and length of the third PMOS transistor PM3 to appropriately determine the voltage between the drain and the source, so that the drain and the third PMOS transistor PM3 of the first PMOS transistor PM3 are adjusted. A voltage drop occurs between the sources of. That is, the third PMOS transistor PM3 has the source voltage of the second PMOS transistor PM2 equal to the voltage level 1.8 V of the high state of the input signal due to the voltage drop thereof. PM2) is completely off. Therefore, since the leakage current of the first NMOS transistor PM1 can be blocked, unnecessary power consumption can be reduced.

이상에서 설명한 바와 같이, 본 발명에 따르면, 고전원전압으로 동작하는 인버터가 상기 고전원전압보다 작은 진폭의 입력신호의 진폭을 변환하는 레벨 시프터 에 있어서, 상기 인버터에 적용된 PMOS 트랜지스터의 게이트와 소스의 전압차에 의한 누설전류를 차단함으로써 전력소모를 감소시킬 수 있는 효과가 있다.As described above, according to the present invention, in a level shifter in which an inverter operating at a high power voltage converts an amplitude of an input signal having an amplitude smaller than the high power voltage, the gate and the source of the PMOS transistor applied to the inverter are By cutting off the leakage current caused by the voltage difference, the power consumption can be reduced.

Claims (5)

제1 전원전압으로 동작하며, 상기 제1 전원전압과 동일한 제1 진폭을 갖는 입력신호를 입력받아 그 위상을 반전시키는 제1 인버터부; 및A first inverter unit operating at a first power supply voltage and receiving an input signal having a first amplitude equal to the first power supply voltage and inverting its phase; And 상기 입력신호가 게이트에 인가되고 상기 제1 전원전압보다 큰 값의 제2 전원전압이 소스로 인가되는 제1 PMOS 트랜지스터와, 상기 입력신호가 게이트에 인가되고 소스가 접지된 제1 NMOS 트랜지스터와, 상기 제1 인버터부의 출력을 게이트로 인가받고 상기 제1 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 제1 NMOS 트랜지스터의 드레인에 소스가 연결되는 제2 NMOS 트랜지스터와, 상기 입력신호가 게이트에 인가되고 상기 제2 NMOS 트랜지스터의 드레인에 소스가 연결되며 상기 제1 NMOS 트랜지스터의 드레인에 드레인이 연결된 제2 PMOS 트랜지스터를 포함하며, 상기 제1 NMOS 트랜지스터의 드레인으로 상기 제2 전원전압과 동일한 제2 진폭을 갖는 신호를 출력하는 제2 인버터부A first PMOS transistor to which the input signal is applied to the gate and a second power supply voltage having a value greater than the first power supply voltage is applied to the source, a first NMOS transistor to which the input signal is applied to the gate and the source is grounded; A second NMOS transistor having an output of the first inverter part as a gate, a drain connected to a drain of the first PMOS transistor, and a source connected to a drain of the first NMOS transistor; and the input signal applied to a gate; A second PMOS transistor having a source connected to the drain of the second NMOS transistor and a drain connected to the drain of the first NMOS transistor, the drain of the first NMOS transistor having a second amplitude equal to the second power supply voltage; Second inverter unit for outputting a signal 를 포함하는 레벨 시프터.Level shifter comprising. 제1항에 있어서,The method of claim 1, 상기 제2 전원전압으로 동작하며 상기 제2 인버터부의 출력신호를 반전하여 출력하는 제3 인버터부를 더 포함하는 것을 특징으로 하는 레벨 시프터.And a third inverter unit operating at the second power voltage and inverting and outputting an output signal of the second inverter unit. 삭제delete 제1항에 있어서, 상기 제2 인버터부는,The method of claim 1, wherein the second inverter unit, 상기 제1 PMOS 트랜지스터의 게이트에 게이트가 연결되고 상기 제1 PMOS 트랜지스터의 드레인에 소스가 연결되며 상기 제2 NMOS 트랜지스터의 드레인에 드레인이 연결된 제3 PMOS 트랜지스터를 더 포함하는 것을 특징으로 하는 레벨 시프터.And a third PMOS transistor having a gate connected to the gate of the first PMOS transistor, a source connected to the drain of the first PMOS transistor, and a drain connected to the drain of the second NMOS transistor. 제4항에 있어서, 상기 제3 PMOS 트랜지스터는,The method of claim 4, wherein the third PMOS transistor, 상기 제3 PMOS 트랜지스터에 의한 전압강하에 의해 그 드레인의 전압레벨이 상기 입력신호 진폭과 동일하도록 그 폭(width)과 길이(length)가 결정되는 것을 특징으로 하는 레벨 시프터.And a width and a length thereof are determined such that the voltage level of the drain thereof is equal to the input signal amplitude by the voltage drop caused by the third PMOS transistor.
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