JPH035990A - デュアル・ポート・メモリ - Google Patents
デュアル・ポート・メモリInfo
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- JPH035990A JPH035990A JP2121401A JP12140190A JPH035990A JP H035990 A JPH035990 A JP H035990A JP 2121401 A JP2121401 A JP 2121401A JP 12140190 A JP12140190 A JP 12140190A JP H035990 A JPH035990 A JP H035990A
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- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000000034 method Methods 0.000 title claims description 4
- 239000000872 buffer Substances 0.000 claims abstract description 92
- 230000015654 memory Effects 0.000 claims abstract description 50
- 230000009977 dual effect Effects 0.000 claims description 6
- 239000011159 matrix material Substances 0.000 claims description 2
- 230000004044 response Effects 0.000 claims 4
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 230000001360 synchronised effect Effects 0.000 abstract description 2
- 238000011094 buffer selection Methods 0.000 abstract 1
- 239000007853 buffer solution Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000682 scanning probe acoustic microscopy Methods 0.000 description 2
- 239000013545 self-assembled monolayer Substances 0.000 description 2
- 108010038083 amyloid fibril protein AS-SAM Proteins 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Multimedia (AREA)
- Databases & Information Systems (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Input (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は半導体メモリに関し、更に詳細にいえば、ラン
ダムにアクセスできるメモリ・アレイと、このメモリと
の間で直列にデータを転送できる直列アクセス・レジス
タとを含むデュアル・ポートメモリに関する。
ダムにアクセスできるメモリ・アレイと、このメモリと
の間で直列にデータを転送できる直列アクセス・レジス
タとを含むデュアル・ポートメモリに関する。
Ｂ、従来の技術
デュアル・ポート・メモリは例えばＣＲＴ （陰極線管
）に入力される画像データを記憶するために用いられる
。画像データはメモリ内のイメージを更新したり書込ん
だりするためにランダムにアクセスされ、次いでＣＲＴ
上にイメージを発生するために直列にアクセスされる。
）に入力される画像データを記憶するために用いられる
。画像データはメモリ内のイメージを更新したり書込ん
だりするためにランダムにアクセスされ、次いでＣＲＴ
上にイメージを発生するために直列にアクセスされる。
このタイプのメモリはビデオ・カメラまたは他の走査装
置で撮ったイメージを貯蔵でき、またグラフィック・シ
ステムで発生した像を貯蔵するのにも使用できる。
置で撮ったイメージを貯蔵でき、またグラフィック・シ
ステムで発生した像を貯蔵するのにも使用できる。
表示されるべきイメージは多数の個別の画素すなわちビ
クセルに分割される。各ビクセルは出力ディスプレイ・
モニタ上の物理的位置を表わし、関連するカラ、−また
は特定のグレイ・スケール（グレイ・シェード）を持つ
ことができる。イメージおよびグラフィック・システム
では、ディスプレイのピクセルはそれぞれメモリに記憶
された値によって表わされる。ディスプレイのこのメモ
リは代表的にはフレーム・バッファと呼ばれる。
クセルに分割される。各ビクセルは出力ディスプレイ・
モニタ上の物理的位置を表わし、関連するカラ、−また
は特定のグレイ・スケール（グレイ・シェード）を持つ
ことができる。イメージおよびグラフィック・システム
では、ディスプレイのピクセルはそれぞれメモリに記憶
された値によって表わされる。ディスプレイのこのメモ
リは代表的にはフレーム・バッファと呼ばれる。
例えば１８Ｍ５０８０グラフイツク・システムのような
高解像度ディスプレイば１０２４Ｘ１０２４＝ １．０
４８．５７６個のピクセルを有する。各ピクセル値は１
〜２４またはそれよりも多数のビットで表わされ、した
がってイメージの記憶には大量のメモリを必要とする。
高解像度ディスプレイば１０２４Ｘ１０２４＝ １．０
４８．５７６個のピクセルを有する。各ピクセル値は１
〜２４またはそれよりも多数のビットで表わされ、した
がってイメージの記憶には大量のメモリを必要とする。
大量の高速メモリが必要なため、グラフィック・システ
ムに利用できる最高密度のメモリ部品を使用することに
なる。代表的には、ダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）が最大の記憶密度を与える。
ムに利用できる最高密度のメモリ部品を使用することに
なる。代表的には、ダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）が最大の記憶密度を与える。
ビデオ・ディスプレイの走査パターンおよび更新速度の
特性のため、なお−層高速なアクセスが必要になり、ま
たフレーム・バッファを更新することとビデオ・モニタ
への表示のために記憶値を走査して送出することとを分
離することが必要になった。
特性のため、なお−層高速なアクセスが必要になり、ま
たフレーム・バッファを更新することとビデオ・モニタ
への表示のために記憶値を走査して送出することとを分
離することが必要になった。
ビデオＲＡＭは専用化されたＤＲＡＭメモリである。こ
れらは、スクリーンにグラフィック・フレーム・バッフ
ァの内容を表示すると同時に、グラフィック・プロセッ
サまたはイメージ・プロセッサによってフレーム・バッ
ファを新しいデータで更新できるようにするという問題
を解決するように設計された。ビデオＲＡＭは２つのＩ
１０ポート（１つはランダム・アクセス用、もう１つは
直列アクセス用）および１つのアドレス・ポートを有す
る。これらのメモリはしばしばデュアル・ポート・メモ
リと呼ばれる。標準の行列のＤＲＡＭランダム・アクセ
ス・メモリ・アレイに直列アクセス・メモリ・レジスタ
を付加して直列の入出力を与えるようにしたものである
。
れらは、スクリーンにグラフィック・フレーム・バッフ
ァの内容を表示すると同時に、グラフィック・プロセッ
サまたはイメージ・プロセッサによってフレーム・バッ
ファを新しいデータで更新できるようにするという問題
を解決するように設計された。ビデオＲＡＭは２つのＩ
１０ポート（１つはランダム・アクセス用、もう１つは
直列アクセス用）および１つのアドレス・ポートを有す
る。これらのメモリはしばしばデュアル・ポート・メモ
リと呼ばれる。標準の行列のＤＲＡＭランダム・アクセ
ス・メモリ・アレイに直列アクセス・メモリ・レジスタ
を付加して直列の入出力を与えるようにしたものである
。
この種の第１世代のビデオＲＡＭは例えば米国特許４，
５４１．０７５号に示されている。グラフィック・プロ
セッサまたはイメージ・プロセッサはランダム・アクセ
ス・アレイに書込むことによってフレーム・バッファを
更新する。直列アクセス・メモリ（ＳＡＭ）レジスタは
ランダム・アクセス・アレイとは独立的にバッファの内
容をディスプレイに直列にシフトするように設計される
。ランダム・アレイとＳＡＭが独立的に動作しないのは
、ＳＡＭがランダム・アレイからの新しいデータでロー
ドされる必要がある時だけである。ＳＡＭは読取りデー
タ転送と呼ばれる特別のメモリ・サイクルを実行するこ
とによってロードされる。
５４１．０７５号に示されている。グラフィック・プロ
セッサまたはイメージ・プロセッサはランダム・アクセ
ス・アレイに書込むことによってフレーム・バッファを
更新する。直列アクセス・メモリ（ＳＡＭ）レジスタは
ランダム・アクセス・アレイとは独立的にバッファの内
容をディスプレイに直列にシフトするように設計される
。ランダム・アレイとＳＡＭが独立的に動作しないのは
、ＳＡＭがランダム・アレイからの新しいデータでロー
ドされる必要がある時だけである。ＳＡＭは読取りデー
タ転送と呼ばれる特別のメモリ・サイクルを実行するこ
とによってロードされる。
読取りデータ転送は１行のデータ全部をコピーし、この
１行のデータはＳＡＭからスクリーン更新回路部へ順次
にクロック制御により送られる。ＳＡＭのクロック速度
は通常標準のランダム・アクセス・サイクルよりも３〜
４倍速い。
１行のデータはＳＡＭからスクリーン更新回路部へ順次
にクロック制御により送られる。ＳＡＭのクロック速度
は通常標準のランダム・アクセス・サイクルよりも３〜
４倍速い。
第２世代のビデオＲＡＭはＲＡＭの１行の半分をＳＡＭ
の半分に転送するとともにＳＡＭの残りの半分をディス
プレイに転送できるように改良された。これは分割行転
送として知られている。ＳＡＭの半分が送出されている
ことを示すために、ＱＳＦとして知られる出力ステータ
ス・ピンが設けられる。
の半分に転送するとともにＳＡＭの残りの半分をディス
プレイに転送できるように改良された。これは分割行転
送として知られている。ＳＡＭの半分が送出されている
ことを示すために、ＱＳＦとして知られる出力ステータ
ス・ピンが設けられる。
あるシステムでは２個のフレーム・バッファが設けられ
、一方がスクリーンに順次に送出されると同時に他方が
グラフィック・プロセッサまたはイメージ・プロセッサ
によって更新される。２つのフレーム・バッファの使用
は、一部更新されたイメージをスクリーンに与えて望ま
しくない部分イメージを発生するという問題をなくす。
、一方がスクリーンに順次に送出されると同時に他方が
グラフィック・プロセッサまたはイメージ・プロセッサ
によって更新される。２つのフレーム・バッファの使用
は、一部更新されたイメージをスクリーンに与えて望ま
しくない部分イメージを発生するという問題をなくす。
これはしばしばダブル・バッファ・システムと呼ばれる
。
。
ダブル・バッファ・システムでは、２つのフレーム・バ
ッファはフレーム・バッファＡ （ＦＢＡ）およびフレ
ーム・バッファＢ （ＦＲＢ）と呼ばれる。グラフィッ
ク・ディスプレイの１つの応用は、スクリーンの独立し
た部分である複数のウィンドウ（窓）にスクリーンを区
分し、各ウィンドウに別個のアプリケーションからのデ
ータまたは他のデータ・サブセットを表示するものであ
る。各ウィンドウは互いに独立しているから、その時の
更新バッファおよび表示バッファはウィンドウが異なれ
ば変わりうる。したがって、ある時刻では、あるウィン
ドウがフレーム・バッファＡを更新に、フレーム・バッ
ファＢを表示に使い、他方、別のウィンドウがその逆の
使い方をすることができる。
ッファはフレーム・バッファＡ （ＦＢＡ）およびフレ
ーム・バッファＢ （ＦＲＢ）と呼ばれる。グラフィッ
ク・ディスプレイの１つの応用は、スクリーンの独立し
た部分である複数のウィンドウ（窓）にスクリーンを区
分し、各ウィンドウに別個のアプリケーションからのデ
ータまたは他のデータ・サブセットを表示するものであ
る。各ウィンドウは互いに独立しているから、その時の
更新バッファおよび表示バッファはウィンドウが異なれ
ば変わりうる。したがって、ある時刻では、あるウィン
ドウがフレーム・バッファＡを更新に、フレーム・バッ
ファＢを表示に使い、他方、別のウィンドウがその逆の
使い方をすることができる。
このためには、表示バッファはビクセル単位で選択可能
である必要がある。
である必要がある。
ウィンドウィングを用いないグラフィック・システムは
第４Ａ図に示されるように単一のフル・スクリーン表示
９０を有する。一方のフレーム・バッファ例えばフレー
ム・バッファＢが表示され、もう１つのフレーム・バッ
ファＡが更新すれる。
第４Ａ図に示されるように単一のフル・スクリーン表示
９０を有する。一方のフレーム・バッファ例えばフレー
ム・バッファＢが表示され、もう１つのフレーム・バッ
ファＡが更新すれる。
ある時点でバッファの指定が変換され、したがってフレ
ーム・バッファＡが表示されるとともにフレーム・バッ
ファＢが更新される。
ーム・バッファＡが表示されるとともにフレーム・バッ
ファＢが更新される。
第４Ｂ図はマルチウィンドウ・システムのスクリーン表
示を例示している。スクリーン９０”は複数のウィンド
ウ１．２．３を有する。各アプリケーションは、どのフ
レーム・バッファが更新に使われており、どのバッファ
が表示に使われているかの表示を保持する。最初ウィン
ドウ１がフレーム・バッファＡを更新しており、ウィン
ドウ２がフレーム・バッファＢを、ウィンドウ３がフレ
ーム・バッファＡをそれぞれ更新している場合、最初の
表示は、ウィンドウ１についてはフレーム・バッファＢ
１ウィンドウ２についてはフレーム・バッファＡ１ウィ
ンドウ３についてはフレーム・バッファＢによってそれ
ぞれ発生される。ウィンドウ３についてフレーム・バッ
ファを交換すると、ウィンドウ１の更新データはフレー
ム・バッファＡに入れられ、ウィンドウ２の更新データ
はフレーム・バッファＢに、ウィンドウ３の更新データ
はフレーム・バッファＢにそれぞれ入れられ、他方、表
示はフレーム・バッファＢ、、Ａ、Ａによりそれぞれ発
生される。ダブル・バッファ・システムの目的は表示バ
ッファとは別の更新バッファを持つことであるが、同じ
バッファに基いて更新および表示を行なうという融通性
がある。
示を例示している。スクリーン９０”は複数のウィンド
ウ１．２．３を有する。各アプリケーションは、どのフ
レーム・バッファが更新に使われており、どのバッファ
が表示に使われているかの表示を保持する。最初ウィン
ドウ１がフレーム・バッファＡを更新しており、ウィン
ドウ２がフレーム・バッファＢを、ウィンドウ３がフレ
ーム・バッファＡをそれぞれ更新している場合、最初の
表示は、ウィンドウ１についてはフレーム・バッファＢ
１ウィンドウ２についてはフレーム・バッファＡ１ウィ
ンドウ３についてはフレーム・バッファＢによってそれ
ぞれ発生される。ウィンドウ３についてフレーム・バッ
ファを交換すると、ウィンドウ１の更新データはフレー
ム・バッファＡに入れられ、ウィンドウ２の更新データ
はフレーム・バッファＢに、ウィンドウ３の更新データ
はフレーム・バッファＢにそれぞれ入れられ、他方、表
示はフレーム・バッファＢ、、Ａ、Ａによりそれぞれ発
生される。ダブル・バッファ・システムの目的は表示バ
ッファとは別の更新バッファを持つことであるが、同じ
バッファに基いて更新および表示を行なうという融通性
がある。
ダブル・バッファ・システムを実施する１つの方法は２
つのフレーム・バッファを別々のビデオＲＡＭに置くこ
とであるや別六のビデオＲＡＭを用いた場合は、２つの
ＳＡＭレジスタを同期させて、一方または他方のビデオ
ＲＡＭからビクセル・データをビクセル単位で選択する
のが比較的容易である。これは例えば、所望のフレーム
・バッファからのデータのみを可能とするように直列出
カニネーブル制御ビンを用いることによって行なうこと
ができる。
つのフレーム・バッファを別々のビデオＲＡＭに置くこ
とであるや別六のビデオＲＡＭを用いた場合は、２つの
ＳＡＭレジスタを同期させて、一方または他方のビデオ
ＲＡＭからビクセル・データをビクセル単位で選択する
のが比較的容易である。これは例えば、所望のフレーム
・バッファからのデータのみを可能とするように直列出
カニネーブル制御ビンを用いることによって行なうこと
ができる。
しかしながら２つのフレーム・バッファを別々のビデオ
ＲＡＭに置く方法は２つの問題を含む。
ＲＡＭに置く方法は２つの問題を含む。
第１に、低解像度のスクリーンでは、１個の大きなビデ
オＲＡＭ例えば４ＭビットＲＡＭで両方のフレーム・バ
ッファを入れることができる。別々のフレーム・バッフ
ァのために２つのビデオＲＡＭを使用すると、フレーム
・バッファのコストが倍になる。第２に、高性能システ
ムでは、フレーム・バッファに対する描画速度は複数の
ビクセルを並列に書込むことによって高めることができ
る。
オＲＡＭ例えば４ＭビットＲＡＭで両方のフレーム・バ
ッファを入れることができる。別々のフレーム・バッフ
ァのために２つのビデオＲＡＭを使用すると、フレーム
・バッファのコストが倍になる。第２に、高性能システ
ムでは、フレーム・バッファに対する描画速度は複数の
ビクセルを並列に書込むことによって高めることができ
る。
もしフレーム・バッファが別々であると、使用ビデオＲ
ＡＭの半分しか並列に更新できない。例えば、１２８０
Ｘ１０２４ピクセルのフレーム・バッファを表わすには
３つの４Ｍビット・ビデオＲＡＭが必要である。２つの
フレーム・バッファでは６つのビデオＲＡＭが必要であ
る。フレーム・バッファは別々にあるから１、フレーム
・バッファＡまたはＢの３つのビデオＲＡＭＬか更新で
きない。もし各フレーム・バッファの一部が各モジュー
ルに存在していたら、このときは６つのビデオＲＡＭの
全部を並列に更新でき、描画速度が事実上２倍になる。
ＡＭの半分しか並列に更新できない。例えば、１２８０
Ｘ１０２４ピクセルのフレーム・バッファを表わすには
３つの４Ｍビット・ビデオＲＡＭが必要である。２つの
フレーム・バッファでは６つのビデオＲＡＭが必要であ
る。フレーム・バッファは別々にあるから１、フレーム
・バッファＡまたはＢの３つのビデオＲＡＭＬか更新で
きない。もし各フレーム・バッファの一部が各モジュー
ルに存在していたら、このときは６つのビデオＲＡＭの
全部を並列に更新でき、描画速度が事実上２倍になる。
両方のフレーム・バッファが同じビデオＲＡＭに存在す
るときは、フレーム・バッファＡまたはＢから選択的に
ビデオ・データをピクセル単位で送出する必要がある。
るときは、フレーム・バッファＡまたはＢから選択的に
ビデオ・データをピクセル単位で送出する必要がある。
従来のＳＡＭはフレーム・バッファＡまたはＢからデー
タをピクセル単位で選択することができない。選択は外
部から行なう必要があり、高いデータ速度および余分な
回路が必要になる。
タをピクセル単位で選択することができない。選択は外
部から行なう必要があり、高いデータ速度および余分な
回路が必要になる。
Ｃ１発明が解決しようとする課題
本発明の目的は、２つのフレーム・バッファが１つのビ
デオＲＡＭの中に存在するときに、これらのフレーム・
バッファからデータをピクセル単位で選択することがで
きるようなメモリ技術を提供することである。
デオＲＡＭの中に存在するときに、これらのフレーム・
バッファからデータをピクセル単位で選択することがで
きるようなメモリ技術を提供することである。
０１課題を解決するための手段
本発明は２つのフレーム・バッファからのピクセル単位
でのデータの選択を容易にする直列アクセス・メモリ（
ＳＡＭ）レジスタの実施に関する。
でのデータの選択を容易にする直列アクセス・メモリ（
ＳＡＭ）レジスタの実施に関する。
フレーム・バッファＡは１行の半分に記憶され、他方、
フレーム・バッファＢは同じ行の残りの半分に記憶され
る。読取りデータ転送後は、フレーム・バッファＡおよ
びＢの両方のデータがＳＡＭレジスタの別々の半分で得
られる。ＳＡＭの半分を選択して各直列クロック（ＳＣ
）信号で直列バスにデータを与えるためにダブル・バッ
ファ選択制御ビンが設けられる。両方のフレーム・バッ
ファの対応するビクセルを同期状態に保つために、直列
クロックはＳＡＭポートの両方の半分におけるアドレス
・ポインタを同時にインクレメントする。
フレーム・バッファＢは同じ行の残りの半分に記憶され
る。読取りデータ転送後は、フレーム・バッファＡおよ
びＢの両方のデータがＳＡＭレジスタの別々の半分で得
られる。ＳＡＭの半分を選択して各直列クロック（ＳＣ
）信号で直列バスにデータを与えるためにダブル・バッ
ファ選択制御ビンが設けられる。両方のフレーム・バッ
ファの対応するビクセルを同期状態に保つために、直列
クロックはＳＡＭポートの両方の半分におけるアドレス
・ポインタを同時にインクレメントする。
Ｅ、実施例
ビデオＲＡＭは改良されたＤＲＡＭである。ビデオＲＡ
ＭのＤＲＡＭ部分は周知のＤＲＡＭ装置と同様に動作す
る。ＤＲＡＭ部分は第１Ａ図に示されている。ビンを節
約するため、行および列のアドレスはアドレス線１０２
で多重化される。制御信号ＲＡＳ・およびＣＡＳは、タ
イミング発生器及び制御論理回路１０３を介して操作さ
れ、入力ピン上のアドレスをいつ行アドレス・ラッチ１
０４または列アドレス・ラッチ１０６にラッチするかを
決める。これらのラッチされたアドレスは行アドレス・
デコーダ１０８および列アドレス・デコーダ１１０でデ
コードされ、ＤＲＡＭアレイ１１２のメモリ・セルの１
つを指示する。このとき、そのメモリ・セルは読取りま
たは書込みのために選択されたことになる。ＤＲＡＭア
レイ１１２において８個のメモリ・ブロックから１ビツ
トずつ、計８ビットが読取りまたは書込みされるものと
すると、読取りまたは書込みのためのデータはＤＲＡＭ
Ｉ１０バッファ１１４および８本のデータＩ１０線
ＤＯ〜Ｄ７を介してやり取りされる。
ＭのＤＲＡＭ部分は周知のＤＲＡＭ装置と同様に動作す
る。ＤＲＡＭ部分は第１Ａ図に示されている。ビンを節
約するため、行および列のアドレスはアドレス線１０２
で多重化される。制御信号ＲＡＳ・およびＣＡＳは、タ
イミング発生器及び制御論理回路１０３を介して操作さ
れ、入力ピン上のアドレスをいつ行アドレス・ラッチ１
０４または列アドレス・ラッチ１０６にラッチするかを
決める。これらのラッチされたアドレスは行アドレス・
デコーダ１０８および列アドレス・デコーダ１１０でデ
コードされ、ＤＲＡＭアレイ１１２のメモリ・セルの１
つを指示する。このとき、そのメモリ・セルは読取りま
たは書込みのために選択されたことになる。ＤＲＡＭア
レイ１１２において８個のメモリ・ブロックから１ビツ
トずつ、計８ビットが読取りまたは書込みされるものと
すると、読取りまたは書込みのためのデータはＤＲＡＭ
Ｉ１０バッファ１１４および８本のデータＩ１０線
ＤＯ〜Ｄ７を介してやり取りされる。
第１Ｂ図はＤＲＡＭをビデオＲＡＭにするための追加回
路部分を示している。この回路の主要構成要素は下位デ
ータ・レジスタ１２０および上位データ・レジスタ１２
２であり、これらは直列アクセス・メモリ（ＳＡＭ）レ
ジスタとも呼ばれる。
路部分を示している。この回路の主要構成要素は下位デ
ータ・レジスタ１２０および上位データ・レジスタ１２
２であり、これらは直列アクセス・メモリ（ＳＡＭ）レ
ジスタとも呼ばれる。
良好な実施例においては、各行が１０２４ビツトを含む
４ＭビットのビデオＲＡＭがそれぞれ５１２列よりなる
２つのグループに分割される。各グループの選択はラッ
チされた列アドレス１０６の最上位ビットによって行な
われる。ＳＡＭポートは５１２列の幅を有し、１つのグ
ループの列に一度に接続されるだけである。実施例では
４Ｍビット・ビデオＲＡＭについて説明するが、本発明
は特定の密度または構成のビデオＲＡＭに限定されるも
のではない。
４ＭビットのビデオＲＡＭがそれぞれ５１２列よりなる
２つのグループに分割される。各グループの選択はラッ
チされた列アドレス１０６の最上位ビットによって行な
われる。ＳＡＭポートは５１２列の幅を有し、１つのグ
ループの列に一度に接続されるだけである。実施例では
４Ｍビット・ビデオＲＡＭについて説明するが、本発明
は特定の密度または構成のビデオＲＡＭに限定されるも
のではない。
ＳＡＭの動作を支援するには２つの回路部分が必要であ
る。１つは転送ゲート１２４．１２６である。これらの
ゲートはデータ転送動作の期間に、選択された行をＳＡ
Ｍレジスタに結合するのに用いられる。データ転送はＤ
ＲＡＭアレイ１１２の１行とＳＡＭレジスタ１２０．１
２２との間でデータを転送する特別のビデオＲＡＭサイ
クルである。データ転送サイクルの期間には、行アドレ
ス１０４が転送すべき行を選択するのに用いられる。
る。１つは転送ゲート１２４．１２６である。これらの
ゲートはデータ転送動作の期間に、選択された行をＳＡ
Ｍレジスタに結合するのに用いられる。データ転送はＤ
ＲＡＭアレイ１１２の１行とＳＡＭレジスタ１２０．１
２２との間でデータを転送する特別のビデオＲＡＭサイ
クルである。データ転送サイクルの期間には、行アドレ
ス１０４が転送すべき行を選択するのに用いられる。
１つのグループの全列が転送されるから、列アドレスは
不要であり、ラッチされない。その代わりに、列アドレ
ス入力はＳＡＭアドレス・ラッチ１２８にラッチされ、
ＳＡＭに対する開始アドレスまたはタップ・アドレスと
して用いられる。
不要であり、ラッチされない。その代わりに、列アドレ
ス入力はＳＡＭアドレス・ラッチ１２８にラッチされ、
ＳＡＭに対する開始アドレスまたはタップ・アドレスと
して用いられる。
ＳＡＭは順次直列ポートであり、したがってアドレスは
カウンタによって発生される。ＳＡＭアドレス・ラッチ
１２８のアドレスはＳＡＭアドレス・カウンタ１３０に
ロードされ、開始アドレスをセットする。カウンタ１３
０は直列クロック（ＳＣ）サイクルによってクロックさ
れ、ＳＡＭデコーダ１３４を介して次のレジスタ位置を
指示し、直列データＩ１０線５ＤＯ−３Ｄ７にデータを
供給する。
カウンタによって発生される。ＳＡＭアドレス・ラッチ
１２８のアドレスはＳＡＭアドレス・カウンタ１３０に
ロードされ、開始アドレスをセットする。カウンタ１３
０は直列クロック（ＳＣ）サイクルによってクロックさ
れ、ＳＡＭデコーダ１３４を介して次のレジスタ位置を
指示し、直列データＩ１０線５ＤＯ−３Ｄ７にデータを
供給する。
第１世代のビデオＲＡＭに対する改良の１つはＳＡＭの
各半分を互いに独立的に操作できることである。第２世
代のビデオＲＡＭでは分割データ転送と呼ばれる特別の
サイクルが導入された。このサイクルは選択された５１
２列をそれぞれ２５６列よりなる２つの半分に分ける。
各半分を互いに独立的に操作できることである。第２世
代のビデオＲＡＭでは分割データ転送と呼ばれる特別の
サイクルが導入された。このサイクルは選択された５１
２列をそれぞれ２５６列よりなる２つの半分に分ける。
２５６列よりなる各半分は互いに独立的にＳＡＭにロー
ドされる。ＳＡＭの各半分はそれ自体のタップ・アドレ
スを有する。現在のビデオＲＡＭは、ＳＡＭのどちら側
の半分がアドレスされているかをステータス出力ＱＳＦ
によって示す。これらのビデオＲＡＭはタップ・アドレ
スで開始し、境界例えば２５５または５１１に達するま
でインクレメント動作を続ける。境界に達した時新しい
タップ・アドレスがＳＡＭアドレス・ラッチがらロード
され、ＱＳＦがスイッチする（高レベルから低レベルへ
またはその逆に）。
ドされる。ＳＡＭの各半分はそれ自体のタップ・アドレ
スを有する。現在のビデオＲＡＭは、ＳＡＭのどちら側
の半分がアドレスされているかをステータス出力ＱＳＦ
によって示す。これらのビデオＲＡＭはタップ・アドレ
スで開始し、境界例えば２５５または５１１に達するま
でインクレメント動作を続ける。境界に達した時新しい
タップ・アドレスがＳＡＭアドレス・ラッチがらロード
され、ＱＳＦがスイッチする（高レベルから低レベルへ
またはその逆に）。
ＳＡＭアドレスを発生するには、種々の構成のＳＡＭア
ドレス・カウンタ１３０を使用することができる。１つ
の方法は、それぞれ２５６のアドレスを発生する２つの
８ビツト・カウンタを用いることである。一方のカウン
タは０〜５１０の偶数アドレスを発生し、他方のカウン
タは１〜５１１の奇数アドレスを発生する。アドレスを
供給する奇数または偶数カウンタの選択はＳＡＭアドレ
ス・ラッチの９番目のビットによって行なわれる。
ドレス・カウンタ１３０を使用することができる。１つ
の方法は、それぞれ２５６のアドレスを発生する２つの
８ビツト・カウンタを用いることである。一方のカウン
タは０〜５１０の偶数アドレスを発生し、他方のカウン
タは１〜５１１の奇数アドレスを発生する。アドレスを
供給する奇数または偶数カウンタの選択はＳＡＭアドレ
ス・ラッチの９番目のビットによって行なわれる。
このタイプのカウンタは第２図に示されている。
第２図のカウンタはＳＡＭアドレスを発生するのに用い
られる２つのカウンタのうちの１つを表わしている。Ｓ
ＡＭアドレス・ラッチ１２８からの開始点すなわちタッ
プ・アドレスを表わす８ビツト（列０〜列７）はこのカ
ウンタにロードされて、カウンタを初期設定する。カウ
ンタは制御論理回路１０３によって発生される直列クロ
ック（ＳＣ）信号によってインクレメントされる。個々
のデコーダ１４４．１４６．１４８．１５０はそれぞれ
出力アドレスの４ビツトを与える。勿論、本発明は、こ
のような２力ウンタ方式に特定されるものではなく、例
えば９ビツト・アドレスを発生する単一のカウンタを使
用することもできる。
られる２つのカウンタのうちの１つを表わしている。Ｓ
ＡＭアドレス・ラッチ１２８からの開始点すなわちタッ
プ・アドレスを表わす８ビツト（列０〜列７）はこのカ
ウンタにロードされて、カウンタを初期設定する。カウ
ンタは制御論理回路１０３によって発生される直列クロ
ック（ＳＣ）信号によってインクレメントされる。個々
のデコーダ１４４．１４６．１４８．１５０はそれぞれ
出力アドレスの４ビツトを与える。勿論、本発明は、こ
のような２力ウンタ方式に特定されるものではなく、例
えば９ビツト・アドレスを発生する単一のカウンタを使
用することもできる。
本発明の良好な実施例はＱＳＦステータス出力をダブル
・バッファ選択（ＤＢＳ）入力制御ピンで置き換えるも
のである。ＤＢＳはアドレス・デコーダ１３４への上位
カウンタ・ビットを￥／ｊＩ？Ｈする。その効果は、ア
クティブになるＳＡＭの半分を直列クロック単位で選択
することである。別の表現をすれば、ＳＡＭの両半分に
対するアドレスは各直列クロック・サイクルで同期して
クロックされる。データ線５ＤＯ−３Ｄ７に送られるデ
ータはＤＢＳ信号に基いて一方の半分からまたは他方の
半分から選択される。この実施例はアドレス選択を行な
う。
・バッファ選択（ＤＢＳ）入力制御ピンで置き換えるも
のである。ＤＢＳはアドレス・デコーダ１３４への上位
カウンタ・ビットを￥／ｊＩ？Ｈする。その効果は、ア
クティブになるＳＡＭの半分を直列クロック単位で選択
することである。別の表現をすれば、ＳＡＭの両半分に
対するアドレスは各直列クロック・サイクルで同期して
クロックされる。データ線５ＤＯ−３Ｄ７に送られるデ
ータはＤＢＳ信号に基いて一方の半分からまたは他方の
半分から選択される。この実施例はアドレス選択を行な
う。
第３図は本発明の基本概念およびタイミングを示してい
る。本発明の良好な実施例は一方のフレーム・バッファ
、例えばフレーム・バッファＡ１３１０および３１４を
ＤＲＡＭアレイ１１２の各半分の下位側２５６列に記憶
し、他方のフレーム・バッファ、例えばフレーム・バッ
ファＢ１３１２および３１６を各半分の上位側２５６列
に記憶する。行転送が行なわれると、ＳＡＭの別々の半
分にはフレーム・バッファＡおよびＢのデータが得られ
る。ＤＢＳ制御ピン１８０は、直列クロックＳＣ単位で
直列バスにデータを置＜ＳＡＭの半分を選択する。代替
実施例では、選択は第３図に示されるマルチプレクサ３
２０によって行なわれる。これはデータ選択と呼ばれる
。ＤＢＳ信号１８０はＳＡＭレジスタ１２０または１２
２のビクセル値を出力として選択する。データ選択を行
なうためには、ＳＡＭの両方の半分に直列クロックＳＣ
信号を印加する必要があり、各クロック・サイクルで各
ＳＡＭレジスタからビクセルをアクセスする。
る。本発明の良好な実施例は一方のフレーム・バッファ
、例えばフレーム・バッファＡ１３１０および３１４を
ＤＲＡＭアレイ１１２の各半分の下位側２５６列に記憶
し、他方のフレーム・バッファ、例えばフレーム・バッ
ファＢ１３１２および３１６を各半分の上位側２５６列
に記憶する。行転送が行なわれると、ＳＡＭの別々の半
分にはフレーム・バッファＡおよびＢのデータが得られ
る。ＤＢＳ制御ピン１８０は、直列クロックＳＣ単位で
直列バスにデータを置＜ＳＡＭの半分を選択する。代替
実施例では、選択は第３図に示されるマルチプレクサ３
２０によって行なわれる。これはデータ選択と呼ばれる
。ＤＢＳ信号１８０はＳＡＭレジスタ１２０または１２
２のビクセル値を出力として選択する。データ選択を行
なうためには、ＳＡＭの両方の半分に直列クロックＳＣ
信号を印加する必要があり、各クロック・サイクルで各
ＳＡＭレジスタからビクセルをアクセスする。
第３図の下側のタイミング図はＤＢＳ制御信号によるビ
クセル単位での選択を示している。直列クロック信号Ｓ
ＣＩ〜ＳＣ９はそれぞれＳＡＭレジスタ１２０．１２２
のビクセル・カウンタをインクレメントする。アドレス
選択を用いる良好な実施例では、ＤＢＳ信号のレベルは
、どちらのバッファがＳＡＭ出力線にビクセル・データ
を出力すべきであるかを選択する。最初の出力データは
フレーム・バッファＢからのビクセル１であり、２番目
はフレーム・バッファＡからのビクセル２である。ＤＢ
Ｓ信号のレベルが変わると、ビクセル３がフレーム・バ
ッファＢから出力される。したがって、ＤＢＳの値を制
御することにより、適正なバッファを出力データのため
に選択することができる。ＤＢＳは種々の知られている
手法によって制御することができる。例えば、スクリー
ン上の各ウィンドウの範囲および表示バッファの値を示
す別のメモリを設けることができる。各ウィンドウと関
連する表示バッファを表わす信号をＤＢＳ信号として用
いることにより、出力されるべきデータのＤＢＳを適正
に選択することができる。
クセル単位での選択を示している。直列クロック信号Ｓ
ＣＩ〜ＳＣ９はそれぞれＳＡＭレジスタ１２０．１２２
のビクセル・カウンタをインクレメントする。アドレス
選択を用いる良好な実施例では、ＤＢＳ信号のレベルは
、どちらのバッファがＳＡＭ出力線にビクセル・データ
を出力すべきであるかを選択する。最初の出力データは
フレーム・バッファＢからのビクセル１であり、２番目
はフレーム・バッファＡからのビクセル２である。ＤＢ
Ｓ信号のレベルが変わると、ビクセル３がフレーム・バ
ッファＢから出力される。したがって、ＤＢＳの値を制
御することにより、適正なバッファを出力データのため
に選択することができる。ＤＢＳは種々の知られている
手法によって制御することができる。例えば、スクリー
ン上の各ウィンドウの範囲および表示バッファの値を示
す別のメモリを設けることができる。各ウィンドウと関
連する表示バッファを表わす信号をＤＢＳ信号として用
いることにより、出力されるべきデータのＤＢＳを適正
に選択することができる。
Ｆ１発明の効果
本発明によれば、２つのバッファが１つのＲＡＭの中に
存在するときに、２つのバッファのデータを基本クロッ
ク単位で選択することができる。
存在するときに、２つのバッファのデータを基本クロッ
ク単位で選択することができる。
第１Ａ図および第１Ｂ図は本発明の良好な実施例を示す
図。 第２図は本発明の良好な実施例で用いられるＳＡＭアド
レス・カウンタを示す図。 第３図は本発明の基本動作を説明する図。 第４Ａ図および第４Ｂ図は表示スクリーンを示す図。
図。 第２図は本発明の良好な実施例で用いられるＳＡＭアド
レス・カウンタを示す図。 第３図は本発明の基本動作を説明する図。 第４Ａ図および第４Ｂ図は表示スクリーンを示す図。
Claims (6)
- （１）行列のアドレス入力によつてランダムにアクセス
される複数のメモリ素子を有するメモリ・アレイと、 それぞれ１行または１列のメモリ素子のデータの指定部
分を並列に選択的にアクセスする第１および第２の直列
アクセス・メモリ手段と、 上記データの上記指定部分をクロック信号と同期して出
力ポートから直列に転送するための制御手段と、 選択制御信号に応答して上記第１または第２の直列アク
セスメモリ手段を上記出力ポートに選択的に結合するた
めの選択手段と を有するデュアル・ポート・メモリ。 - （２）請求項１において、上記選択手段は上記第１また
は第２の直列アクセス・メモリ手段におけるアドレスを
発生するための直列アクセス・アドレス手段を有し、上
記選択制御信号は発生されたアドレスがどの直列アクセ
ス・メモリ手段をアクセスするかを決めることを特徴と
するデュアル・ポート・メモリ。 - （３）請求項２において、上記直列アクセス・アドレス
手段はインターリーフされた直列アクセス・メモリ・ア
ドレスをそれぞれ発生する２つの直列アドレス・カウン
タよりなり、上記選択制御信号は上記第１または第２の
直列アクセス・メモリ手段をアクセスするように２つの
アドレスの各々を変更することを特徴とするデュアル・
ポート・メモリ。 - （４）請求項１において、上記選択手段は上記選択制御
信号に応答するマルチプレクサであることを特徴とする
デュアル・ポート・メモリ。 - （５）行列に配列されたメモリ素子を有し、メモリ素子
の列は第１および第２のフレーム・バッファにグループ
分けされており、上記第１および第２のフレーム・バッ
ファはディスプレイ装置上の画素データを記憶するよう
に構成された半導体メモリにおいて、 １行のメモリ素子を選択する行アドレスをデコードし、 第１のフレーム・バッファを表わす上記１行の一部を第
１の直列アクセス・メモリ・レジスタにロードし、 第２のフレーム・バッファを表わす上記１行の一部を第
２の直列アクセス・メモリ・レジスタにロードし、 上記第１および第２の直列アクセス・メモリ・レジスタ
ヘクロツク信号を印加して所定の画素に対応する各上記
直列アクセス・メモリ・レジスタの画素データをアクセ
スし、 選択信号に応答して上記画素データのどちらを出力する
かを選択すること を含む半導体メモリを直列にアクセスする方法。 - （６）行列に配列されたメモリ素子を有し、メモリ素子
の列は第１および第２のフレーム・バッファにグループ
分けされており、上記第１および第２のフレーム・バッ
ファはディスプレイ装置上の画素データを記憶するよう
に構成された半導体メモリにおいて、 １行のメモリ素子を選択する行アドレスをデコードし、 第１のフレーム・バッファを表わす上記１行の一部を第
１の直列アクセス・メモリ・レジスタにロードし、 第２のフレーム・バッファを表わす上記１行の一部を第
２の直列アクセス・メモリ・レジスタにロードし、 クロック信号に応答して直列アクセス・アドレスを発生
し、 選択信号に応答して上記直列アクセス・アドレスを変更
して上記第１または第２の直列アクセス・メモリ・レジ
スタを選択し、 上記変更されたアドレスの画素データをアクセスして出
力ポートへ転送すること を含む半導体メモリを直列にアクセスする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US352442 | 1989-05-16 | ||
| US07/352,442 US5065368A (en) | 1989-05-16 | 1989-05-16 | Video ram double buffer select control |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH035990A true JPH035990A (ja) | 1991-01-11 |
| JPH0644391B2 JPH0644391B2 (ja) | 1994-06-08 |
Family
ID=23385159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2121401A Expired - Fee Related JPH0644391B2 (ja) | 1989-05-16 | 1990-05-14 | デュアル・ポート・メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5065368A (ja) |
| EP (1) | EP0398510B1 (ja) |
| JP (1) | JPH0644391B2 (ja) |
| DE (1) | DE69016697T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020014623A (ko) * | 2000-08-18 | 2002-02-25 | 정우협 | 온열 저주파 머리 빗 |
| KR20020016219A (ko) * | 2000-08-24 | 2002-03-04 | 정우협 | 온열 저주파 머리 빗과 부러쉬 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5257237A (en) * | 1989-05-16 | 1993-10-26 | International Business Machines Corporation | SAM data selection on dual-ported DRAM devices |
| JPH0821233B2 (ja) * | 1990-03-13 | 1996-03-04 | 株式会社東芝 | 画像メモリおよび画像メモリからデータを読み出す方法 |
| KR950003605B1 (ko) * | 1990-04-27 | 1995-04-14 | 가부시키가이샤 도시바 | 반도체 기억장치 |
| US5179372A (en) * | 1990-06-19 | 1993-01-12 | International Business Machines Corporation | Video Random Access Memory serial port access |
| JP2744854B2 (ja) * | 1990-06-19 | 1998-04-28 | インターナショナル・ビジネス・マシーンズ・コーポレイション | Ｖｒａｍ、メモリ装置及び表示システム |
| JP2843163B2 (ja) * | 1991-03-29 | 1999-01-06 | 株式会社東芝 | マルチポートｄｒａｍ |
| EP0513451B1 (en) * | 1991-05-16 | 1997-07-23 | International Business Machines Corporation | Memory device |
| JP3321651B2 (ja) * | 1991-07-26 | 2002-09-03 | サン・マイクロシステムズ・インコーポレーテッド | コンピュータの出力表示のためのフレームバッファメモリを提供する装置および方法 |
| JPH05182455A (ja) * | 1991-12-30 | 1993-07-23 | Sony Corp | メモリ装置 |
| US5321809A (en) * | 1992-09-11 | 1994-06-14 | International Business Machines Corporation | Categorized pixel variable buffering and processing for a graphics system |
| US5367632A (en) * | 1992-10-30 | 1994-11-22 | International Business Machines Corporation | Flexible memory controller for graphics applications |
| US5388208A (en) * | 1992-12-04 | 1995-02-07 | Honeywell Inc. | Gerbil wheel memory |
| US5394172A (en) * | 1993-03-11 | 1995-02-28 | Micron Semiconductor, Inc. | VRAM having isolated array sections for providing write functions that will not affect other array sections |
| EP0647931B1 (en) * | 1993-08-13 | 1999-03-10 | Sun Microsystems, Inc. | High speed method and apparatus for generating animation by means of a three-region frame buffer and associated region pointers |
| US5422998A (en) * | 1993-11-15 | 1995-06-06 | Margolin; Jed | Video memory with flash fill |
| US5867721A (en) * | 1995-02-07 | 1999-02-02 | Intel Corporation | Selecting an integrated circuit from different integrated circuit array configurations |
| US5629723A (en) * | 1995-09-15 | 1997-05-13 | International Business Machines Corporation | Graphics display subsystem that allows per pixel double buffer display rejection |
| US6628291B1 (en) * | 1999-09-02 | 2003-09-30 | International Business Machines Corporation | Method and apparatus for display refresh using multiple frame buffers in a data processing system |
| US7313764B1 (en) * | 2003-03-06 | 2007-12-25 | Apple Inc. | Method and apparatus to accelerate scrolling for buffered windows |
| US20070297433A1 (en) * | 2006-06-26 | 2007-12-27 | Mediatek Inc. | Method and apparatus for double buffering |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6314394A (ja) * | 1986-07-04 | 1988-01-21 | Nec Corp | メモリ装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS634493A (ja) * | 1986-06-24 | 1988-01-09 | Mitsubishi Electric Corp | デユアルポ−トメモリ |
-
1989
- 1989-05-16 US US07/352,442 patent/US5065368A/en not_active Expired - Lifetime
-
1990
- 1990-04-23 DE DE69016697T patent/DE69016697T2/de not_active Expired - Fee Related
- 1990-04-23 EP EP90304325A patent/EP0398510B1/en not_active Expired - Lifetime
- 1990-05-14 JP JP2121401A patent/JPH0644391B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6314394A (ja) * | 1986-07-04 | 1988-01-21 | Nec Corp | メモリ装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020014623A (ko) * | 2000-08-18 | 2002-02-25 | 정우협 | 온열 저주파 머리 빗 |
| KR20020016219A (ko) * | 2000-08-24 | 2002-03-04 | 정우협 | 온열 저주파 머리 빗과 부러쉬 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0398510B1 (en) | 1995-02-08 |
| DE69016697T2 (de) | 1995-08-10 |
| EP0398510A2 (en) | 1990-11-22 |
| DE69016697D1 (de) | 1995-03-23 |
| US5065368A (en) | 1991-11-12 |
| JPH0644391B2 (ja) | 1994-06-08 |
| EP0398510A3 (en) | 1992-04-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |