JPH071425B2 - ラスタ走査表示システム - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明はラスタ走査表示システムに関し、具体的には、
ディジタル文字発生機構から駆動されるときのラスタ走
査表示システムに関するものである。

B.発明の背景 文字発生ディジタル表示システムは周知である。それら
の表示システムは通常、ラスタ走査表示画面に英数字を
発生するために使われているが、文字ボックス内の様々
な角度および位置で文字サイズの線部分を画定する、い
わゆるグラフィック文字を発生することにより、グラフ
ィック表示を発生するためにも使われてきた。

多くの文字発生機構表示システムは、読取り専用メモリ
を使って、力文字データから表示用のフォント・データ
を発生している。このフォント・データは、表示文字を
画定する発光ビデオ信号を表わす。したがって、８本の
走査線にまたがる文字では、フォント・データは、８組
のディジタル・データを含み、各組が８本の走査線のう
ちの関連する１本の上にある文字の構成を表わす。表示
中の各文字ごとに、読取り専用メモリが文字コード（た
とえば、ASCII形式）および行走査値によってアドレス
され、各データ・バイト（各走査線当り８ビットとし
て）にアクセスする。このことが、行内の各線ごとに異
なる行走査値で、文字の各線について８回反復される。
このような装置は単色表示装置／印刷装置アダプタに使
用されている。

パーソナル・コンピュータ用のもっと最近の表示装置ア
ダプタ、すなわち、拡張グラフィック・アダプタでは、
英数字表示データは読取り／書込みメモリの平面に記憶
される。このアダプタには、上記メモリのフォント平面
が設けられている。グラフィック・モードのときは、こ
れらの平面はそれぞれ表示画素に対する赤、緑、青およ
び輝度ビットを含む。英数字モードでは、文字データ
（たとえば、ASCIIコード）があるメモリ平面に記憶さ
れ、フォント・データは２番目の平面に記憶され、属性
データは３番目の平面に記憶される。これらの平面のう
ち第１の平面からのデータを使って、２番目の平面にア
ドレスし、表示用のフォント・データを得る。読取り専
用メモリ方式の場合と同様に、アドレスはすべて、ある
文字行で連続走査線用のフォント・データを選択するた
めの、アダプタ制御システムからの行データを含んでい
る。

IBMテクニカル・ディスクロージャ・ブルテン、第27
巻、第1B号、1984年６月、868−870ページに、別の形式
の英数字表示論理が記載されている。そのシステムで
は、表示される英数字は、256バイトのシフト・レジス
タに結合されているダイナミック・ランダム・アクセス
・メモリに記憶される。表示される完全な１行の文字に
関連するデータがシフト・レジスタに転送され、シフト
・レジスタは刻時されて、文字発生機構をアドレスする
ための連続出力を発生する。このシフト・レジスタを使
用する理由は、ビデオ・メモリが２重ポート式でなけれ
ばならないからである。すなわち、ビデオ・メモリには
データ更新のためにCPUがアクセスし、また表示再生用
のデータを得るために制御システム（たとえば、CRT制
御装置または同様な装置）がアクセスするからである。
上記論文では、ビデオ・メモリのサイクル時間は、２つ
のポートの通常の時間多重化を可能にするほど短くはな
く、これはシフト・レジスタ装置の使用によって解決さ
れた。すなわち、表示再生データがシフト・レジスタに
転送されたとき、この多重化は必要でなかった。

C.発明の開示 本発明は、ランダム・アクセス文字発生記憶装置にアク
セスして、そこから表示用のフォント・データを読み取
ると共にフォント・データを更新または修正するため
に、ビデオ・バッファ記憶装置がデータを保持するよう
になった、ラスタ走査表示システムに関するものであ
る。バッファ記憶装置は２ポート式ランダム・アクセス
・メモリであり、データ行を転送することができるシフ
ト・レジスタを備えている。シフト・レジスタ内のデー
タは、連続段をなす文字コードおよび属性コード、また
は連続段をなす文字コードおよびフォント・データを含
んでいる。データはバイト単位で逐次読み取られる。第
１の場合、文字データが文字発生記憶装置をアドレスし
て、フォント・データを検索し、そのフォントが属性デ
ータと組み合わされてビデオ・データを発生する。第２
の場合は、文字コードが文字発生記憶装置をアドレスし
て、関連するフォント・データをその中に記憶する。シ
フト・レジスタへの転送はラスタ走査帰線期間に行なわ
れる。シフト・レジスタが少なくとも１つの画面行の文
字データを含んでいる、ビデオ・データ動作による表示
のリフレッシュの場合、この転送は水平帰線の間に行な
われる。文字発生装置のメモリ更新の場合は、シフト・
レジスタへの転送はラスタ走査表示の垂直ブランク期間
中に行なわれる。

D.実施例 第２図は、従来技術の文字発生表示装置アダプタのブロ
ック・ダイヤグラムである。この表示装置アダプタは、
フォント・データを記憶するための文字発生メモリ10を
備えている。このメモリは第１のマルチプレクサ11およ
び第２のマルチプレクサ12からの信号によってアドレス
され、これらのマルチプレクサはそれぞれアドレス・ビ
ットA0ないしA3およびA4ないしA11をメモリ10に供給す
る。マルチプレクサ11はそのＡ入力端で行走査カウンタ
16から４ビットを受け取り、そのＢ入力端でCPUからの
アドレスの４ビットを受け取る。マルチプレクサ12はそ
のＡ入力端で文字ラッチ13から８ビットを受け取り、そ
のＢ入力端で８つのCPUデータ・ビットを受け取る。マ
ルチプレクサ11および12は、それぞれ文字発生メモリ10
のA0−A3およびA4−A11アドレス・ビットを発生する。
このメモリはダイナミック・ランダム・アクセス（DRA
M）型のメモリである。データはメモリ10とCPUの間を両
方向トランシーバ15を介して送られ、また、メモリから
ビデオ・プロセッサ19に送られる。ビデオ記憶装置18は
CPUアドレス／データ・バスに結合されて、CPUからのデ
ータを規定されたアドレスで受け取り、それらの画面位
置に対応するビデオ記憶装置内に表示すべき文字のレイ
アウトを供給する。（ASCIIコードの）各文字バイトは
属性バイトを伴っている。制御論理回路17は、たとえ
ば、モトローラ（Motorola）社製造のMC6845型CRT制御
装置（行走査カウンタ16を物理的に組み込んだものでも
よい）でよく、マルチプレクサ11と12、トランシーバ1
5、メモリ18と10、ラッチ13と14、およびビデオ処理回
路19の動作を制御する。制御論理回路17は、この制御を
行なうため、メモリ書込み（MEMW）信号、メモリ読取り
（MEMR）信号および表示画素クロック（PIXEL CLOCK）
信号をCPUから受け取る。

本節以降の説明を単純にするため、表示文字は表示画面
上で８×８の文字ボックスとして定義される、言い換え
れば、各文字は表示装置の８本の走査線上の８つの画素
によって画定されるものと仮定する。最初に文字データ
が文字発生メモリにロードされる。このデータはCPUの
読取り専用メモリ、またはディスケット・ファイル上で
組み合わされた文字セットから発生される。このデータ
は、トランシーバ15を介してバイトごとに入力され、８
×８文字ボックスの場合、最下位の３つのアドレス・ビ
ットが、当該の走査線データを定義し、高位アドレス・
ビットが、個々の文字に対応する。この動作では、制御
論理回路17はメモリ10用の書込み許可（WE）信号を出
し、マルチプレクサ11および12に制御信号を供給してマ
ルチプレクサ11および12がそれらのＢ入力をメモリ10の
アドレス入力に送るようにさせる。メモリ10の文字デー
タを用いて、システムはこのときラスタ表示を再生する
ことができる。ビデオ・メモリ18にCPUから文字および
属性データがロードされる。このデータは、連続するア
ドレスを受け取ったとき、表示すべき文字行内の連続す
る文字に関連する文字データおよび属性データが読み出
されるように、メモリ内に配置される。周知のように、
これらの連続するアドレスは、制御論理回路17によって
発生される。文字データは文字ラッチ13に供給され、そ
の直後に関連する属性データが属性ラッチ14に供給され
る。この時点で、ラッチ13からの文字データがマルチプ
レクサ11を介する行走査カウンタ出力と共に、マルチプ
レクサ12を介して記憶装置10をアドレスする。したがっ
て、記憶装置10から得られる文字フォント・データおよ
びラッチ14からの属性データがビデオ処理回路19に印加
され、回路19から対応するビデオ信号が得られる。

第１図は、本発明を具体化したラスタ走査表示システム
の概略図である。図を見ればすぐわかるように、このシ
ステムは、第２図のシステムよりもずっと少ない構成要
素を使用している。第１図のシステムの、行走査カウン
タ、制御論理回路、属性ラッチと文字ラッチ、文字発生
メモリおよびビデオ処理回路は、第２図のシステムで使
用されているものと同じである。図からわかるように、
マルチプレクサおよびトランシーバは使用されていな
い。第２図のビデオ・メモリの代わりに、第１図のシス
テムでは異なる種類のメモリが使用されている。両者を
区別するため、本明細書ではこのメモリをビデオ・バッ
ファと呼ぶことにする。さらに、属性ラッチ14および文
字ラッチ13は、第２図のシステムの場合のように並列で
はなく、ここでは直列に接続されている。

ビデオ・バッファ20は２ポート式ダイナミック・ランダ
ム・アクセス・メモリ・システムである。このようなメ
モリの例は、NECエレクトロニクス社から市販されてい
るマイクロPD41264である。このメモリは256×４ビット
の直列シフト・レジスタ出力を有する64K×４ビットの
ダイナミックRAMである。したがって、一方のポートは
ランダム・アクセス・ポートであり、他方のポートは直
列読取りポートである。これらの一対のメモリを使用す
ることにより、256バイトの直列出力システムを有する6
4KバイトのダイナミックRAMが得られる。このメモリは
周知であるが、一般的に言えば、アドレス手段とデータ
入出力手段ならびにRAMから256位置のシフト・レジスタ
にデータを読み込むための手段を備えた通常のダイナミ
ックRAMから成る。シフト・レジスタへのデータ転送を
行なうため、アドレス手段はまず８つの行アドレス・ビ
ットを使ってダイナミックRAMのある行を選択し、次に
８つの列アドレス・ビットを使って、シフト・レジスタ
に読み込むべきデータの開始位置に対応する、256個の
直列デコーダのうちの１つを選択する。このデータは次
に１サイクルでシフト・レジスタに読み込まれる。その
後で、このデータはシフト・クロック信号の制御下で、
シフト・レジスタから４ビット単位で（２つのメモリを
備えた本例では、バイト単位で）読み取られる。このこ
とから明らかなように、このようなメモリ・システムは
ラスタ表示システムで大きな効用をもつ。ラスタの各走
査線ごとに、データをまずシフト・レジスタに印加し、
次に、ダイナミックRAM部分の更新中にビデオ回路に転
送することができる。そうするには、表示ラスタの帰線
時間中にシフト・レジスタへの転送を行なうだけでよ
い。大部分の表示システムは１行当り80個以下しか文字
を表示しないので、ある行の各文字データが（文字発生
メモリをアドレスするための）文字データ・バイトおよ
び（文字のカラーその他の属性を定義する）属性データ
・バイトを含む場合、シフト・レジスタから必要とされ
るのは160バイトだけである。しかし、シフト・レジス
タへの転送のためのアドレス指定が正しく行なわれるな
らば、そうしても問題はまったく生じない。

通常と同様に、CPUはデータ更新のためにビデオ・バッ
ファ20をアドレスし、制御論理回路17はラスタ表示のリ
フレッシュ機能のためにバッファをアドレスする。本シ
ステムと従来技術の間のこの点における重要な違いは、
制御論理回路がその行の各文字に対応するすべてのアド
レスではなく、各行ごとのデータに対する最初のビデオ
・バッファ・アドレスのみを選択するように（たとえ
ば、プログラミングにより）構成されていることであ
る。

次に第３図には、ビデオ・バッファ20（第２図）中での
データの区分が示されている。ビデオ・バッファのダイ
ナミックRAM部分は64Kバイトを含むことを想起された
い。この64Kバイトが、第３図に示すように、第１およ
び第２の区画に区分される。第１の区画は32KバイトのC
RT画面イメージである。この区画は、画面に表示される
イメージを定義するために使用される。この区画は16K
の文字を定義し、各偶数バイトは文字コード（文字発生
装置をアドレスするのに使われる）を含み、それらに隣
接する奇数バイトは属性コードを含んでいる。この文字
データの量は約８個の80×25行文字画面に対して十分で
ある。これにより、バッファを更新することなく、ペー
ジ・アップおよびページ・ダウンまたは画面移動が可能
になる。

ビデオ・バッファの第２の区画も、文字発生装置のアド
レスするための文字コードを偶数バイトに含んでいる。
しかし、この区画では、対応する各奇数バイトは、文字
発生装置に書き込むためのフォント・データを含んでい
る。上述のように、話を簡単にするため、ここでは８×
８画素の文字ボックスを考える。したがって、各表示文
字は８バイトのフォント・データ（各走査線ごとに１
個）によって定義される。この文字フォーマットを用い
る場合、256文字から成る各文字セットは2Kバイトのフ
ォント・データを必要とする。したがって、各文字セッ
トは第２の区画に合計4Kバイトを必要とするので、それ
ぞれ完全な文字セットを含む４ページで、16Kバイトが
必要となる。文字ボックスを８×16個の画素に拡大する
と、それによって各文字ごとに16バイトのフォント・デ
ータが必要となるので、第２の区画ではわずか４ページ
分の文字／フォント・データしか定義されない。

最後に、256バイトのシフト・レジスタが第３図の下端
に示されている。これは厳密にはメモリ区画と見なすこ
とはできないが、上のどちらかの部分から256バイトの
データをここに転送できることを示している。

次に第１図を再び参照して、種々のモードでのこのシス
テムの動作を説明する。最初に、ビデオ・バッファ20の
データがシフト・レジスタからシフト・アウトされると
き、このバッファのダイナミックRAM部分を、CPUアドレ
ス・データで規定されるアドレスについてCPUデータに
よって変更することができる。表示装置でのラスタ走査
の垂直ブランキングを除く各水平帰線時間に、すぐ後の
走査線に対するデータに対応するCRT画面イメージ区画
中の１ブロックからデータが転送される。上述のよう
に、256バイトが転送されるものの、必要なのは160バイ
トだけである。したがって、それぞれの走査線に対する
データを規定するアドレスは、それぞれの文字行につい
て、160位置だけ離れている。しかし、各文字行につい
て（８×８文字ボックスの場合）同じデータを８回取り
出さなければならないことに留意されたい。このため、
各走査線ごとに文字発生メモリ・アドレスを補充するた
めに、行走査カウンタ16からの様々なA0−A3の組合せを
使って、各文字について合計８つのフォント・バイトが
文字メモリから読み取られる。制御論理回路17はビデオ
・バッファ行開始アドレス、ダイナミックRAM−シフト
・レジスタ転送制御信号Ｔ、およびシフト・レジスタを
シフトするためのシフト・クロック信号SCLKを発生す
る。シフト・レジスタからの各出力バイトは属性ラッチ
14に印加される。次に各偶数バイト（文字コード、第３
図参照）が文字ラッチ13にクロック・インされ、一方、
それに続く奇数バイト（属性コード、第３図参照）はラ
ッチ14に印加される。次のクロック・サイクルの間に、
ラッチ14の出力は（このラッチのOE入力に反転した出力
イネーブル・レベルが印加されることにより）使用禁止
すなわちディスエーブルにされ、ラッチ13のバイトはメ
モリ10のアドレス入力A4−A11に印加されて、行走査A0
−A3入力とあいまってこのメモリをアドレスする。この
時点で、制御論理回路17はメモリ10のOE入力に出力イネ
ーブル信号を印加するので、入力アドレスによって定義
される位置から１バイトのデータが読み取られる。その
位置にもあるバイトが、ラッチ14に保持された属性バイ
トと共にメモリ10のデータ入出力端子から供給される。
ラッチ14はこのとき使用可能になりすなわちイネーブル
され、刻時されて、そのバイトをビテオ処理回路19に供
給する。回路19は属性データとフォント・データを組み
合わせて、ラスタ走査の８つの画素に対するデータを発
生する。

第４図は、文字発生装置を読み取って表示リフレッシュ
のためのデータを発生するこの動作のタイミングを示し
たものである。この図の、１番上の行は、制御論理回路
に印加される画素クロックを示し、次の２行は属性ラッ
チ14および文字ラッチ13のクロック・タイミングを示
す。これらのクロックは画素クロックに応答して発生さ
れる。メモリ10のOE入力に出力イネーブル信号（活動状
態のとき低）が供給されると、属性ラッチ文字ラッチが
刻時されないときだけ、メモリ10からの出力動作が行な
われる。メモリ10に対する書込みイネーブル（WE）入力
はこの動作の間中非活動状態（高）に留まり、属性ラッ
チ出力イネーブル入力は、属性ラッチおよび文字ラッチ
・クロック信号が発生される全期間にわたって活動状態
（低）にある。その結果、文字サイクルの間に、文字デ
ータが文字ラッチに印加され、次に属性データがそこに
印加され、データ・タイムで示されるように、その後フ
ォント・データが文字メモリから読み取られるとき、こ
れらのラッチは刻時されない。

最終動作モードでは、フォント・データがビデオ・バッ
ファから文字発生メモリに書き込まれる。この動作は、
画面上の表示を妨害しないように、表示ラスタの垂直ブ
ランキング期間中に行なわれる。転送されるデータはメ
モリ20の下側の区画（第３図）に保持され、それぞれ偶
数および奇数の位置に文字データおよびそれに続くフォ
ント・データを含む。このデータのレイアウトは、文字
発生メモリ10中でのその後のデータのレイアウトを規定
する。文字セットの最初の128文字の最初の走査線に関
連するフォント・データが、この記憶装置の連続する奇
数位置に入れられる。記憶された最初の文字セットにつ
いて、フォント・データ区画の最初の位置からこのシー
ケンスが開始する。対応する各偶数位置には、関連する
文字コードが含まれる。後続の128個の位置には、これ
らの文字の次の走査線に対するフォント・データが含ま
れ、以下同様にして、フォントの128文字のすべての走
査線が規定される。次に、次の128文字に対するデータ
が同様にバッファ20の次の領域に入れられる。この動作
のために、バッファ20内のシフト・レジスタの256ステ
ージ全体を使用することができる。最初の128文字の最
初の走査線に関するフォント・データについて、文字デ
ータを含む対応する128個の偶数位置およびフォント・
データを含む対応する128個の奇数位置がシフト・レジ
スタに転送される。このデータは次にバイト単位で属性
ラッチ14にクロック・インされる。最初のバイト、すな
わち、文字バイトがこのラッチに供給され、次に、最初
のフォント・バイトがラッチ14に転送されるとき文字ラ
ッチ13に供給される。制御論理回路17は文字発生メモリ
10の書込みイネーブル（WE）入力およびラッチ13の文字
出力を活動化し、行走査出力とあいまってメモリ10をア
ドレスして、属性ラッチからアドレスされた位置にデー
タを書き込む。この動作がシフト・レジスタ中に残っタ
データについて続行され、最初の128文字に対する残り
の走査行データについてサイクルが続行される。次に25
6文字セットの次の128文字についてこの動作が繰り返さ
れる。この動作全体が表示ラスタ走査の単一の垂直ブラ
ンキング時間内に行なわれる。

第５図に、ビデオ・バッファから文字発生メモリにデー
タを書き込むためのこの動作のタイミングを示す。この
場合、画素クロック信号、属性ラッチ・クロック信号お
よび文字ラッチ・クロック信号はすべて第４図と同じで
ある。制御論理回路17からメモリ10のOE入力に供給され
る出力イネーブル信号は高（非活動状態）に留まり、メ
モリ10からの読取りを防止する。メモリ10のWE入力に印
加される書込みイネーブル信号は高で開始し、次に文字
サイクル中に低（活動状態）になる。属性ラッチ14の出
力イネーブル（OE）入力は低（活動状態）に留まって、
このラッチをイネーブル状態に維持する。データ行を見
るとわかるように、各文字サイクル中に（これらはすべ
てラスタ表示装置の垂直ブランキング期間中にのみ行な
われることを想起されたい）、対応するフォント・デー
タを伴う文字コードが登録される。このフォント・デー
タは属性ラッチ内に留まるが、書込みイネーブル信号が
文字サイクルの最後の位置で活動状態になるので、この
データは、文字データによって規定される位置に書き込
まれる。

上述のように、８×８文字ボックスを使用するシステム
について説明してきたが、ビデオ・バッファのフォント
・データ区画は、８×16文字ボックスの形で４ページ分
のフォント・データを記憶するのに十分な大きさであ
る。すなわち、各文字が16バイトのフォント・データで
表わされる。そして、行走査カウンタ・システムを手直
しして、メモリ10へのA0−A3アドレス入力が最大16まで
増分するように、これらのアドレス入力を修正できるよ
うにしなければならない。第６図に、８個および16個の
増分ステップの間で切換え可能な行走査カウンタ回路を
示す。

第６図には、４つの段がマルチプレクサ31の入力に結合
されている最大行走査レジスタを示す。４つの段は１番
上の最下位から１番下の最上位へと進む。マルチプレク
サは選択線上のCPU信号に応答して、そのＡまたはＢ入
力を、比較回路32に一入力として提供される４本の出力
線に切り換える。比較回路の出力はラッチ33のデータ入
力に印加される。ラッチ33はやはりラスタ走査水平同期
信号をそのクロック入力端で受け取る。ラッチ出力は、
やはり水平同期信号で刻時されるカウンタ34のクリア入
力端に印加される。カウンタ34の出力は文字発生記憶装
置10（第１図および第２図）に対するA0−A3アドレス信
号を発生する。さらに、カウンタ34の出力は比較回路32
にフィードバックされ、ビデオ・バッファ・アドレス指
定のために文字行中の特定の走査線を規定するために使
用される。

アドレスA0−A3は０から始まるので、このセットの８番
目のアドレスは７であり、したがって、この数がレジス
タ30に記憶される。選択入力がＡ入力を選択するように
設定されると、この数は変更されずに比較回路32の入送
端に供給される。選択入力がＢ入力を選択するように設
定されると、最下位の桁はB1への正の入力によって
「１」に設定され、次の３桁はレジスタ中の数「７」の
下位の３つの２進数に対応する。したがって、マルチプ
レクサからの各出力は10進数15に対応する２進数
（「１」である。このため、最初のA0−A3アドレスとし
て０がカウントされると、カウント16がアドレス入力端
に供給される。

カウンタ34がクリアされているものとすると、カウンタ
34は各水平同期入力ごとに１ずつ増分され、０から次々
に増分されるカウントを文字発生メモリ入力A0−A3に供
給する。これらのカウントがそれぞれ比較回路32でマル
チプレクサ31の出力と比較される。等しいことが検出さ
れると、比較回路32はラッチ33のデータ入力端子「１」
を印加し、ラッチ33は次の水平同期信号で、この入力を
カウンタ34に刻時してカウンタをリセットする。したが
って、カウンタ34は、マルチプレクサ31から供給される
数（８または16のどちらか）に達するまで水平同期入力
によって増分され、次に続く水平同期入力で０にリセッ
トされる。

【図面の簡単な説明】

第１図は、CPUに結合された表示装置アダプタ、および
本発明を具体化したラスタ表示装置のブロック・ダイヤ
グラムである。 第２図は、従来技術の英数字表示装置アダプタのブロッ
ク・ダイヤグラムである。 第３図は、第２図に示すビデオ・バッファ・メモリのレ
イアウトである。 第４図は、表示再生中に使用される、文字発生機構の読
取り動作のタイミングを示すタイミング・ダイヤグラム
である。 第５図は、文字発生機構の更新中に使用される、文字発
生機構の書込み動作を示すタイミング・ダイヤグラムで
ある。 第６図は、最大行走査レジスタのブロック・ダイヤグラ
ムである。 10……文字発生メモリ、11、12……マルチプレクサ、13
……文字ラッチ、14……属性ラッチ、15……両方向トラ
ンシーバ、16……行走査カウンタ、17……制御論理回
路、18……ビデオ記憶装置、19……ビデオ・プロセッ
サ、20……ビデオ・バッファ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】ランダム・アクセス・メモリの文字発生装
   置と、文字データおよび表示用のフォント・データをそ
   れぞれ含む複数個のデータ対を連続した記憶位置のそれ
   ぞれに記憶する区画、出力シフト・レジスタおよび上記
   区画から上記シフト・レジスタに移す手段を有する２ポ
   ート型のランダム・アクセス・メモリのビデオ・バッフ
   ァと、 上記移す手段を制御して上記データ対を複数個上記シフ
   ト・レジスタに移す手段、上記複数個のデータ対を出力
   するために上記シフト・レジスタにクロックを与える手
   段、および上記文字発生装置をアドレスするため上記デ
   ータ対のうちの文字データを送り、アドレスされた位置
   に上記データ対のフォント・データを書き込む手段を有
   する制御論理手段とを備えたラスタ走査表示システム。