JPH0359741A - キャッシュメモリ - Google Patents

キャッシュメモリ

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JPH0359741A
JPH0359741A JP1197512A JP19751289A JPH0359741A JP H0359741 A JPH0359741 A JP H0359741A JP 1197512 A JP1197512 A JP 1197512A JP 19751289 A JP19751289 A JP 19751289A JP H0359741 A JPH0359741 A JP H0359741A
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JP
Japan
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memory
signal
address
storage
data
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JP1197512A
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Katsunori Sawai
澤井 克典
Akira Yamada
朗 山田
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Priority to US07/558,929 priority patent/US5165029A/en
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/08Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0888Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using selective caching, e.g. bypass
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52Protection of memory contents; Detection of errors in memory contents

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャッシュメモリに関し、更に詳述すれば、自
己診断テスト、就中タグメモリのテストを容易に実施し
得るように構成されたキャッシュメモリに関する。
〔従来の技術〕
電子計算機あるいはマイクロプロセッサシステム等の主
記憶装置には演算処理に必要な命令コード及びデータ(
以下、両者を併せてデータと称す)が格納されている。
これらのデータは必要に応して、それぞれの主記憶装置
における格納位置、即ちアドレスを指示するアドレス信
号が主記憶装置に与えられることにより、主記憶装置か
ら読出される。このような、主記憶装置からデータを読
出し、また主記憶装置へデータを書込んで格納する動作
をアクセスと称する。
ところで、実際の演算処理に際して主記憶装置から続出
されるデータには局所性がある。即ち、−旦上記土す装
置から読出されて使用されたデータはその直後に再三使
用される傾向がある。しかし、主記憶装置は大容量では
あるが低速なため、必要の都度主記憶’ATLをアクセ
スしていたのでは処理時間が長くなり、全体のスループ
ットを低下させる原因となる。このため、−互生記憶装
置から読出されたデータをその主記憶装置におけるアド
レスと共に小容量ではあるが高速なメモリに一時的に格
納しておき、次のデータのアクセスに際してはまずこの
メモリがアクセスされ、目的とするデータがこのメモリ
に記憶されていない場合には主記憶装置がアクセスされ
るような構成が実用化されている。上述の如き用途に用
いられるメモリをキャッシュメモリと称する。
第14図は上述のようなキヤ・ノシュメモリの一構成例
を示すブロック図であり、“Testing the 
MC68030Cache” 19871TC(Sep
t、 1987)の第826〜833頁に開示されてい
る。
図において、参照符号lはタグメモリであり、このキャ
ッシュメモリに格納されているデータの主記憶装置(図
示せず)におけるアドレスを記jllする。但し、この
例ではタグメモリ1は32ビツトのアドレスA31〜A
OOの内の上位ビットA31〜A08のみを記憶する。
2はデータメモリであり、図示しない主記憶装置から読
出されたデータを一時的に記憶する。このデータメモリ
2に記憶されているデータの主記憶装置におけるアドレ
スの上位ビットが上述の如くタグメモリ1に記憶されて
いる。
、3は比較器であり、アクセス対象のアドレスの上位ビ
ットA31〜AO8とタグメモリ1に記憶されているア
ドレスとを比較する。一致するアドレスがタグメモリ1
に記憶されている場合にはMiss信号をローレヘルに
、他の場合はMISS信号をハイレヘルにする。
4はタグメモリ更新制御回路であり、タグメモIJ 1
の記憶内容の更新処理を必要に応じて実行する。
5はトランスファゲートであり、上述の比較器3の出力
信号であるMISS信号により開閉制御される。即ち、
比較回路3による比較結果が一致した場合には旧SS信
号がローレヘルに転じてトランスファゲート5がオンす
る。逆に、比較回路3による比較結果が一致しない場合
はMiss信号はハイレベルに転してトランスファゲー
ト5がオフする。
70はバスインクフェイス制御回路であり、ハスインタ
フェイス回路7を制御する。
8はアクセス要求されたデータのアドレスのビット配列
を模式的に示している。このビット配列はA31〜AO
Oの32ビツトにて構成されている。
タグメモリ1はAO7〜AO4の4ビツトにてそれぞれ
特定され選択される16のエントリに分割されている。
そして、このタグメモリ1にはcpu <図示せず)か
ら出力されるA31−AO8のアドレスビットが必要に
応してタグメモリ更新制御回路4の制御により格納され
る。
データメモリ2は4ワード16エントリに配置された6
4ワード(1ワードは32ビツト)の記憶単位にて構成
される。
CPU等の外部回路によりアクセスされるアドレスとデ
ータとの組合わせに対して、タグメモリ1内にはAO7
〜AO4のアドレス(3号により選択されたエントリに
A31−AO8のアドレスビットが格納される。選択さ
れたブロックに含まれる4ワードの内の1ワードはAO
3,AO2のアドレス信号により選択される。
このようなキャッシュメモリ全体の動作は以下の如くで
ある。
図示しないCPLIが上記4Lt1装置に対して命令コ
ードをアクセスする場合、CPUから出力されたアドレ
ス信号の上位ビット(A31〜A08)とタグメモリ1
に記憶されているアドレスとが比較回路3により比較さ
れる。
一致するアドレスがタグメモリ1に記憶されている場合
はキャッシュヒントと称し、アドレス信号AO7〜AO
4及びAO3,AO4により選択されたワードデータが
データメモリ2から続出されてCPUへ出力される。即
ち、旧SS信号がローレヘルに転し、トランスファゲー
ト5がオンしてデータメモリ2からトランスファゲート
5及びバスインタフェイス回路7を介してデータがデー
タバスDBへ出力される。
一致するアドレスがタグメモリ1に記憶されていない場
合はキャッシュミスと称し、アドレス信号A31〜AO
8はタグメモリ更新制御回路4の制御によりタグメモリ
lに記憶され、またアクセスされたデータのアドレスと
上位28ビツトが等しいワードデータがバスインクフェ
イス回路7を介して連続してデータメモリ2に記憶され
る。
このような従来のキャッシュメモリのタグメモリlのテ
ストは以下のようにして行われる。
タグメモリ1の最も基本的なテストは、タグメモリ1の
あるエントリに対して、たとえば第15図に参照符号8
1にて示す如きA31〜AO8のビット総てが“0”で
あるビットパターンを書込み、それらに対してキャツシ
ュヒツト及びキャッシュミスの判定が可能であるか否か
を調べることである。
即ち、書込まれたアドレスのビットパターンと同一のビ
ットパターン81に対してはキャッシュヒントであると
判定してデータメモリ2からデータを出力すると共に、
主記憶装置からデータを読出すためのアクセスサイクル
を発生しないことを確認する。また、書込まれたアドレ
スのビットパターンと1ビツト異なる各ビットパターン
82に対してはキャッシュミスであると判定してデータ
メモリ2へ主記憶装置からデータを取込むためのアクセ
スサイクルを発生することを確認する。
更に、キャッシュミスであると判定した場合には、タグ
メモリ1の選択されているエントリのアドレス部分の記
憶内容が書換えられているので、−回のキャッシュミス
の判定が行われる都度、タグメモリ1の選択されている
エントリの記憶内容を再設定する必要がある。
〔発明が解決しようとする課題〕
従来のキャッシュメモリは上述のように構成されている
。このため、キャッシュミス時には、主記憶装置の連続
するアドレスに格納されている複数ワードのデータが連
続的にキャッシュメモリのデータメモリに読込まれる。
しかし、キャッシュメモリ自体の記憶容量も次第に増大
する傾向にあるので、キャンシュメモリのテストに際し
てはキャッシュミス判定時にオーバヘッドが大きくなる
という問題がある。
更に、キャンシュミス判定時には、テスト対象となって
いるタグメモリのエントリの内容が書換えられるため、
1パターンのテスト終了の都度、タグメモリの記憶内容
の再設定が必要になる。このため、テストに要する時間
が長くなる。
なお、タグメモリの内容の総てを読出し可能にするとい
うテスト方法もあるが、テスト用の付加回路が多く必要
であり、ハードウェア量の増大が不可避になる。
本発明はこのような種々の事情に鑑みてなされたもので
あり、最小の付加回路でテスト時間を大幅に短縮し得る
キャッシュメモリの提供を目的とする。
〔課題を解決するための手段〕 本発明のキャッシュメモリは、第1の発明ではキャッシ
ュミス発生時に主記憶装置からアクセス対象のデータを
読込むための外部バスサイクルの発生をテストモード時
に禁止する手段を備えている。また第2の発明ではキャ
ッシュミス発生時に行われるタグメモリ (第1の記憶
手段)の記憶内容の書換えをテストモード時に禁止する
手段を備えている。
〔作用] 本発明のキャッシュメモリでは、第1の発明においては
、テストモード時のキャッシュミスに際する外部データ
を取込むための外部ハスサイクルの発生が禁しられ、第
2の発明においては、テストモード時のキャッシュミス
に際してのタグメモリの書換えが禁じられる。
〔発明の実施例〕
以下、本発明をその実施例を示す図面に基づいて詳述す
る。
第1図は本発明に係るキャッシュメモリの一構成例を示
すブロック図である。なお、前述の第14図に示した従
来例と同一または相当部分には同一の参照符号を付与し
である。
第1図において、参照符号1はタグメモリであり、アド
レスバスAB及び比較回路3と接続されていてデータを
授受すると共に、アドレスデコード回路9及びタグメモ
リ更新制御回路4から後述する如く信号が与えられる。
後に詳述する如く、タグメモリ1は256行(Row)
×20列(Column)のメモリセルにて構成されて
いる。
タグメモリ1はこのキャッシュメモリ、より具体的には
データメモリ2に格納されているデータの主記憶装置(
図示せず)におけるアドレスを記憶する第1の記憶手段
として機能する。但し木フこ施例では、タグメモリ1は
参照符号83を付して示を如<32ビツトのアドレス(
八31〜A00)の内の上位20ビア ト(A31〜A
12)のみを記憶する。
2はデータメモリであり、アドレスバスAS及びデータ
バスDBと接続されていてデータを授受すると共に、ア
ドレスデコード回路9及びデータメモリ更新制御回路6
から後述する如く信号が与えられる。
後に詳述する如く、データメモリlは4面のメモリプレ
ーンにて構成されており、それぞれのメモリブレーンは
256行(Row)  X 32列(Column)の
メモリセルにて構成されている。
データメモリ2は、図示しない主記憶装置から続出され
たデータを一時的に記憶する第2の記憶0手段として機
能する。このデータメモリ2に記憶されているデータの
主記憶装置におけるアドレスの上位ビットが上述の如く
タグメモリlに記憶されている。
3は比較回路であり、アドレスバスABから与えられる
アクセス対象のアドレス信号の上位ビットA31〜A1
.2とタグメモリ1に記憶されているアドレスとを比較
する。アドレスバスABから与えられるアドレス信号の
上位ビットと一致するアドレスがタグメモリlに記憶さ
れている場合(キャツシュヒツトと称す)には、比較回
路3はMISS信号をローレベルに、一致しない場合(
キャッシュミスと称す)は旧SS信号をハイレベルにす
る。
4はタグメモリ更新制御回路であり、タグメモリ1の記
憶内容の更新処理を必要に応して実行する第1i1)!
憶手段更新手段として機能する。即ち、比較回路3から
出力されている旧SS信号がハイレベルである場合(キ
ャッシュミス)には、タグメモリ更新制御回路4はその
出力信号であるTWRITE信号をハイレベルとしてタ
グメモリlに与えることにより、タグメモリlの内容を
更新させる。
6はデータメモリ更新制御回路であり、比較回路3から
MISS(i号が与えられている。データメモリ更新制
御回路6はこのMISS信号がハイレベルである場合、
即ちキャッシュミスが生した場合に、データメモリ2の
記憶内容の書換えを行う第2記憶手段更新手段として機
能する。このためにデータメモリ更新制御回路6はデー
タメモリ2に対してREAD信号及びWRITE信号を
、また比較回路3に対してMCLR信号を、更にアドレ
スランチ10に対してMCLI+信号等をそれぞれ与え
ている。
7はバスインタフェイス回路であり、アドレスバスAB
及びデータバス[1Bと接続されていると共に、比較回
路3の出力信号であるMISS信号が与えられている。
9はアドレスデコード回路であり、アドレスバスABと
接続されていてアドレス信号の内のA31〜AOOが与
えられている。そして、このアドレスデコード回路9は
与えられたアドレス信号A1)−AO4をデコードして
その結果をタグメモリ1及びデータメモリ2に与えてい
る。
10はアドレスランチであり、アドレスバスABから与
えられるアドレス信号をラッチする。
83はアクセス要求されたデータのアドレスのビット配
列を模式的に示している。このアドレス信号のビット配
列はA31〜AOOの32ビツトにて構成されている。
以上の第1図に示された構成の本発明のキャッシュメモ
リの概略の動作を以下に説明する。なお、&Aする如く
、本発明のキャッシュメモリはTIT2. T3. T
4の4相のノンオーバラノプクロノクに同期して動作す
る。
CPU等の外部回路から出力されたアドレス信号A31
〜AOOはアドレスバスABを通してこのキャッシュメ
モリに与えられ、アドレスラッチ10に記憶される。
アドレス信号A31〜AOOの内のA31〜AI2は比
較回路3及びタグメモリlの書込みバッファ回路(第3
図の参照符号13参照)へ入力される。
アドレスデコード回路9はアドレス信号の内のA1.l
〜AO4を入力してデコードする。このデコー1結果に
より、タグメモリ1及びデータメモリ2の各メモリプレ
ーンの256行の内の1行がijf訳される。
タグメモリlの選択された行から続出されたデータ (
アドレス信号〉は比較回路3に人力され、アドレスバス
ABから比較回路3に与えられているアドレス信号A3
1〜八12と比較される。この比較結果が一致する場合
はキャツシュヒツトであり、比較回路3の出力信号であ
る旧SS信号はローレベルに維持され、比較結果が一致
しなかった場合はキャッシュミスであり、旧SS信号は
ハイレベルに遷移する。
MISS信号がハイレベルである場合はキャッシュミス
である。この場合、タグメモリ更新制御回路4はアドレ
ス信号All〜AO4により選択されるタグメモリ1の
行の内容をアドレスバスABに出力されているアドレス
信号A31〜AI2の内容に更新する。
π−(3号がローレベルである場合、即ちテストモード
である場合は、MISS(i号がハイレベルを維持して
いてもタグメモリ■の更新は行われない。
その詳細は後述する。
バスインタフェイス回路7は、キャッシュミス時に主記
憶装置に記憶されているデータの内のキヤノンユミスが
発生したアドレスに隣接するアドレスに格納されている
データを順次データメモリ2内へ読込み、データメモリ
2の内のAIl〜AO4AO3,AO2で選択されてい
る領域の内容を更新する。外部の主記憶装置に格納され
ているデータは、所謂ラウントロピン方式によりデータ
メモリ2へ読込まれる。より具体的には、(AO3,A
O2)が(0,0)→(0,1)−(1,0)−(1,
1)−(0,O)というようにサイクリックに変化しつ
つデータがデータメモリ2へ読込まれる。
キャッシュミスが発生した際のアドレス信号のAO3,
AO2が(L O)であれば、A31〜AO4は変化せ
ず、AO3AO2のみが(1,0)−(+  1)−(
0,0)−(0,l)と変化しつつ32ビツトのデータ
を4回読込むバスサイクルが発生される。
π訂信号がローレベルである場合、即ちテストモードで
ある場合は、MISS信号がハイレベルであってもデー
タメモリ2の内容を更新するバスサイクルは発生されな
い。その詳細は後述する。
次に上述の各機能ブロフクの構成をより詳細に説明する
第2図はアトし・スデコード回路9の詳細な構成を示す
回路図である。
このアドレスデコード回路9は主として多数のANDゲ
ートにて構成されており、アドレスバスABから与えら
れるアドレス信号の内のA31〜AO4の8ビ、トの入
力信号をデコードしてEOO−EO255の256の出
力信号の内の一つをハイレベルにする。
出力信号EO0−EO255はタグメモリ1及びデータ
メモリ2に与えられている。
第3図はタグメモリ1の詳細な構成を示す回路図である
タグメモリ1は、256行(Row)  X 20列(
Column)のメモリセル1).1)・・・及び比較
回路3へ信号TA31〜TA1.2を出力するセンスア
ンプ12.12・・・、アドレスバスABから人力され
るアドレス信号A31〜A12を受入れる書込み回路1
3.13・・・等にて構成されている。
なお、第3図には256個のメモリセル1)と書込みバ
ッファ回路13への入力信号がA31.センスアンプ1
2からの出力信号がTM01である1列分の構成が示さ
れている。
このタグメモリlにおける行の選I尺は上述したアドレ
スデコード回路9の出力信号EOO〜EO255により
256行の内の1行が選択される。
また、TI?FAI]信号がハイレベルである時点にお
いて選択された行のメモリセルの記憶内容は信号TA3
1 (T^30〜TA12) として比較回路3へ出力
される。
第4図はデータメモリ2の詳細な構成を示す回路図であ
る。
このデータメモリ2は、4面のメモリプレーン#1〜#
4にて構成されており、それぞれのメモリプレーンはメ
モリセル21が256行×32列に配列されている。
アドレスデコード回路9の出力信号EOO〜60255
により各メモリプレーン#1〜#4の256列の内の1
列が選択され、AO3,AO2を入力とするデコード回
路45のデコード出力により4面のメモリプレーンH−
1)4の内の1面が選択されることにより、1面のメモ
リプレーンの1行が選択される。。
各メモリプレーンの構成は列数が32に増加した点以外
は上述のタグメモリ1と同様であり、256行×32列
のメモリセル21.21・・・、センスアンプ2222
・・・、書込みバッファ回路23.23・・・等にて構
成されている。
なお、第4図にはメモリプレーン肘の256個のメモリ
セル21と書込みバッファ回路23への入力信月及びセ
ンスアンプ2からの出力信号がD31である1列分の構
成が示されている。
データメモリ更新ホ制御回路6が出力するREAD信号
カハイレヘルである場合にアドレス信号AO3AO2に
より選択されたメモリプレーンの内のアドレスデコード
回路9の出力信号EOO〜EO255により選択された
行のメモリセルの記憶内容がデータ信号D31〜DOO
としてデータバスDBへ出力される。
また、データメモリ更新制御回路6が出力するhll?
ITE信号がハイレベルである場合に、データバスDB
から読込まれたデータ信号D31〜DOOが選択されて
いる行に書込まれて記憶される。
第5図は比較回路3の詳細な構成を示す回路図である。
この比較回路3に人力されるアドレス信号A31〜A1
2及びタグメモリ1の出力信号TA31−TA12はそ
れぞれ対応するビット同士(A31とTM01. A3
0とTM01・・・A12とTM01)がそれぞれEX
ORゲート群51により比較される。この比較結果はク
ロックドNOR回路52に人力される。
EXOI?ゲー)51群による比較結果が総て一致して
いる場合にのみ、クロックT2に同1切してランチ回路
53にハイレベル信号がラッチされる。このラッチ回路
53の出力信号が旧SS信号である。
なお、ランチ回路53はデータメモリ更新制御回路6か
ら与えられるMCLR信号がハイレベルである場合にク
ロックTIに同期してリセットされる。
第6図[al、 (b)はタグメモリ更新制御回路4の
詳細な構成を示す回路図、第7図はその動作説明のため
のタイミングチャートである。なお、第6図ta+はタ
グメモリ更新制御回路4の内のTWRITE信号を発生
する部分を、第6図(blは同しく Tl?EAI)信
号を発生する部分をそれぞれ示している。
R/W信号はリード動作が行われているかライト動作が
行われているかを示す信号であるが、タグメモリlの更
新はリード動作時のキャッシュ2スに際してのみ行われ
るので、ANDゲート63によりR/W信号とMISS
信号との論理積を入力するようにしている。また、この
ANDゲート63には一■信号も入力として与えられて
いるが、これについては後述する。
ANDゲート63の出力信号はカスケード接続されたラ
ッチ回路61及び62に与えられている。ラッチ回路6
1はクロックT3に、ラッチ回路62はクロックTIに
それぞれ同期してANDゲート63の出力をラッチする
。ランチ回路61及びランチ回路62の出力信号はAN
Dゲート64の人力となっており、またクロックT4も
ANDゲート64の入力になっている。このANDゲー
ト64の出力信号がTWRITE信号である。
汀訂信号がハイレベルである場合、ラッチ回路61はク
ロックT3に同期してハイレベルにセットされる。そし
て、MISS信号がローレベルである場合(キャツシュ
ヒツト時)にはノードA(ラッチ回路61の出力)がロ
ーレベルに、ノードB(ランチ回路62の出力)がハイ
レベルにそれぞれ転し、AN[lデー164の出力信号
であるTWl?ITE信号はローレベルのままに維持さ
れる。旧SS信号がハイレベルである場合(キャッシュ
ミス時)にはノードA及びB共に第7図に示す如く変化
し、ノードA、B及びクロックT4の論理積信号がAN
Dゲート64からTWRITE信号として出力される。
即ち、TWRITE信号は、クロックT3に同期して旧
SS信号がハイレベルに転した後に一回のみT4クロッ
クに同期したハイレベルのパルス信号として出力される
一方、fT’fl信号がローレベルである場合、即ちテ
ストモードの場合には、ANDゲート63の出力はロー
レベルに固定されるので、Mass信号のレベルには拘
わらずにノードAはローレベルに、ノードBはハイレベ
ルに固定される。従って、TWRITE信号はローレベ
ルに固定される。換言すれば、テストモードにおいては
、ランチ回路61.62の動作によりタグメモリlの内
容の書換えが禁止される。
一方、TREAD信号はクロックT4. T3に同期す
るランチ回路65とクロックTI、 T3に同期するラ
ンチ回路66とをカスケード接続し、クロフクロ5にM
C,LR倍信号入力している。
TREAD信号はMCLR信号がハイレベルである期間
にクロックT1の立上がりに同期してハイレベルに転し
、クロックT3の立上がりに同期してローレベルに転じ
るが、π■倍信号レベルとは関係ない。
第8図はアドレスラッチ10の詳細な構成を示す回路図
、第9図はその動作説明のためのタイミングチャートで
ある。
89はそれぞれアドレス信号A31〜AO4に対応する
ランチ回路からなるランチ回路群であり、8182はそ
れぞれAO3,AO2に対応するランチ回路であり、そ
れぞれクロックT2に同期してアドレスバスABからア
ドレス信号をランチする。
8490はそれぞれアドレス信号選択回路であり、リー
ド動作の際のキャッシュミス時にMCLR信号をクロッ
クTl、 T4に同期してランチし、ノードCへ出力す
る。
π訂信号がハイレベルであり、ノードCの初期状態がロ
ーレベルであるとする。CPU等の外部回路により発生
されアドレスバス静へ出力されているアドレス信号はク
ロックT2に同期してランチ回路81.82及びラッチ
回路群89によりラッチされる。
MCLI+信号は、旧SS信号が変化することにより1
ザイクル遅延したクロックT1のタイミングにおいてア
ドレス信号選択回路90にラッチされる。これにより、
ノードCはハイレベルに転しる。
ノードCがハイレベルに転しると、トランジスタ群88
はオフ状態になり、トランジスタ群87がオン状態にな
る。従って、アドレスバス^Bへはラッチ回路群89か
らアドレス信号A31〜AO4が出力される。また、ラ
ンチ回路82.83にラッチされているアドレス信号が
クロックT2に同期してアドレス変)A回路83へ人力
され、変換後のアドレスがクロックT1に同期してラッ
チ回路85.86にラッチされると共に、アドレスバス
ABへ出力される。
アドレス変換回路83は、入力a、bに対して出力c、
dを下記表の如き真理値表に従って出力すキャンシュミ
スが発生した際のアドレス信号A03、 AO2が(1
,O)であれば、AO3,AO2は(10)−(1,1
)−(0,0)−(0,1)の順にサイクリックに変化
してラウントロピン式に次アドレスを生成する。
アドレス信号選択回路90はMCLR信号がハイレベル
である場合に、クロックTIに同期してリセットされ、
ノードCはローレベル、即ち初期状態に復帰する。
一■信号がローレベルである場合、即ちテストモードで
ある場合は、MCLR信号のレベルには拘わらずにアド
レス信号選択回路90の状態は変化しない。このため、
アドレスバスABへは外部回路が発生したアドレスのみ
が出力され、外部データをアクセスするためのアドレス
信号の発生が禁じられ第10図はデータメモリ更新制御
回路6の詳細な構成を示す回路図、第1)図はその動作
説明のためのタイミングチャートである。
データメモリ更新制御回路6は、キャッシュミス時にハ
イレベルに転しるMISS信号をタグメモリ1及びデー
タメモリ2の更新に必要な期間の終了後にローレベルへ
戻すためのMCLR信号及びデータメモリ2へのREA
D信号、  WRITE信号を発生する。
ノードD及びEの初期状態は共にローレベルである。汀
■信号がハイレベルである場合、カウント回路101は
アドレスラッチ10のラッチ回路8182、アドレス変
換回路83.ラッチ回路85.86と同様に動作する。
但し、旧SS信号がローレベルに転しる際に、ノードD
及びEはローレベルに初期化され、(D、 E)は常時
(0,0)→(0,1) =(1,0)−(1゜1)の
順に変化する。
ノードD及びEが共にハイレベルである場合にのみ、ノ
ードFはハイレベルになり、クロックT3に同期してM
CLR信号がハイレベルになる。
MCLR信号がハイレベルに転した次のT1クロックに
同期して、MISS信号がローレベルにリセットされる
。MCLR信号はそのサイクルのT2クロックにおいて
ローレベルにリセットされる。
1’1lss信号がローレベルのままで変化しない場合
は、カウント回路101は初期状態を維持し、MCLI
?信号はローレベルを維持する。
π訂信号がローレベルである場合は、カウント回路10
1に人力されるクロックT3. T4はANDゲート1
03及び104により無効化されるので、カウント回路
101は初期状態を維持する。しかし、インバータ10
6及びORゲート105によりノードFはハイレベルに
固定されるので、第1)図(B)に示す如< 、MCL
R信号はT3クロックに同期してハイレベルに転し、M
iss信号がリセットされる。
パスインタフェイス回路7は外部の主記憶装置C10等
とデータを授受するために必要なタイミングで種々の信
号を外部回路へ出力する。
より具体的には、バスインクフェイス回路7はMISS
(8号がローレベル(キャツシュヒツト時)であり且つ
データのリード動作の際に、データバスDB上のデータ
を外部へ出力する。 MISS信号がローレベル(キャ
ッシュミス時)である場合は、バスインクフヱイス回路
7はアドレスバスAB上のアドレス信号を外部へ出力し
、外部の回路からのデータをデータバスDBへ出力する
第12図は上述の如き構成の本発明のキャッシュメモリ
の全体の通常の、即ちテストモードではない状態の動作
状態を示すタイミングチャートである。
この状態では、キャッシュミスが発生してMISS信号
がローレベルからハイレベルに転じると、同時にMCL
I?信号はハイレベルからローレベルに転しる。また、
クロックT4の立上がりに同期してTWRITE信号と
WRITE信号とがハイレベルのパルス信号として出力
される。これによりタグメモリl及びデータメモリ2の
内容が書換えられ、更に引続く4サイクルの期間に亙っ
てクロックT4に同期してWIIITE信号が発生して
データメモリ2のメモリプレーン#1〜I4がそれぞれ
書換えられる。
第13図は一■信号がローレベルであるテストモードの
際の動作状態を示すタイミングチャートである。
上述の場合と同様に?ll5S信号がローレベルからハ
イレベルに転した場合、第6図(alを参照してタグメ
モリ更新制御回路4の詳細な構成について説明したよう
に、ハイレベルのTWRITE信号は出力されない。即
ち、タグメモリlの内容の書換えは行われない。
また、−訂信号がローレベルであるテストモードにおい
ては、第8図を参照してアドレスラッチ10の詳細な構
成について説明したように、アドレス信号選択回路90
の状態が初期状態に固定されるので、アドレスバスAB
へは外部回路が発生したアドレス信号のみが出力される
。従って、主記憶装置に対するアクセスのためのバスサ
イクルは発生されない。
そして、MCLR信号が次のクロックT3の立上がりに
同期してハイレベルに転じるので、I’1lSS信号も
次のクロックTIの立上がりに同期してローレベルに復
帰する。即ち、通常のモードにおいてはキャッシュミス
が発生した場合にはクロックの4サイクルに亙って外部
データのデータメモリ2への取込みのための動作が行わ
れるが、テストモードにおいては次のサイクルのクロッ
クT1の立上がりにおいて既に旧SS信号はローレベル
に復帰する。従って、直ちにテストを続行することが可
能になる。
〔発明の効果〕
以上に詳述した如く本発明のキャッシュメモリによれば
、第1の発明ではキャッシュメモリのテストに際してキ
ャッシュミスに伴う外部の記憶装置からのデータの取込
みは行われず、テスト時間が短縮される。また、第2の
発明ではタグメモリの内容を書換える動作が行われない
ので、テストパターンの再設定に要する時間が省かれ、
テスト時間が短縮される。
【図面の簡単な説明】
第1図は本発明に係るキャッシュメモリの構成を示すブ
ロック図、第2図はアドレスデコード回路の詳細な構成
を示す回路図、第3図はタグメモリの詳細な構成を示す
回路図、第4図はデータメモリの詳細な構成を示す回路
図、第5図は比較回路の詳細な構成を示す回路図、第6
図(al、 rb+はタグメモリ更新制御回路の詳細な
構成を示す回路図、第7図はその動作説明のためのタイ
ミングチャート、第8図はアドレスラッチの詳細な構成
を示す回路図、第9図はその動作説明のためのタイ飽ン
グチャート、第10図はデータメモリ更新制御回路の詳
細な構成を示す回路図、第1)図はその動作説明のため
のタイミングチャート、第12図は本発明のキャンシュ
メモリの通常の動作状態を示すタイミングチャート、第
13図は本発明のキャッシュメモリのテストモードにお
ける動作状態を示すタイミングチャート、第14図は従
来のキャッシュメモリの構成を示すブロック図、第15
図はそのアドレス信号のビ、7ト配列を示す模式図であ
る。 1・・・タグメモリ  2・・・データメモリ  3・
・・比較回路  4・・・タグメモリ更新制御回路  
6・・・データメモリ更新制御回路  10・・・アド
レスラッチ  90・・・アドレス信号選択回路 61
.62・・・うノチ回路 なお、各図中同一符号は同−又は相当部分を示す。 代 理 人 大吉 増 雄 第 図 弔 8 図 弔 3 図 弔 14 図 弔 5 図 手 続 補 正 !(自発) 1、事件の表示 待願懸 197512号 2、発明の名称 キャッシュメモリ 3、補正をする者 代表者 志 岐 守 哉 5、補正の対象 明m書の「発明の詳細な説明」の欄及び図面6、補正の
内容 6−1明細書の「発明の詳細な説明」の欄(1)明l1
lI書の第9頁4行目にrAO3,AO4Jとあるのを
、rAO3,AO2Jと訂正する。 (2)  明細書の第27頁1)行目に「ラッチ回路8
2゜83」とあるのを、「ラッチ回路81.82Jと訂
正する。 6−2図面 (1)第4図を別紙の通り訂正する。 (2)第6図(alを別紙の通り訂正する。 7、添付書類の目録

Claims (2)

    【特許請求の範囲】
  1. (1)主記憶装置をアクセスするためのアクセスアドレ
    スの上位ビットを記憶する第1記憶手段と、 該第1記憶手段の記憶領域と対応付けられ た記憶領域を有し、前記アクセスアドレスに応答して前
    記主記憶装置から出力されたデータを記憶する第2記憶
    手段と、 前記主記憶装置からのデータの読出しに際 して、前記第1記憶手段に記憶されているアドレスとア
    クセスアドレスとを比較する比較手段と、 該比較手段による比較結果が一致した場合 に、対応する前記第2記憶手段の記憶領域からデータを
    読出す手段と、 前記比較手段による比較結果が一致しない 場合に、前記第1記憶手段の記憶内容を前記アクセスア
    ドレスの上位ビットに一致するように更新する第1記憶
    手段更新手段と、 前記比較手段による比較結果が一致しない 場合に、前記アクセスアドレスと上位ビットとが等しい
    前記主記憶装置のアドレスに格納されているデータを連
    続して読出すための外部バスサイクルを発生するアドレ
    ス発生手段と、 前記主記憶装置から読出されたデータを前 記第2記憶手段へ記憶させる第2記憶手段更新手段と、 所定の信号が与えられており且つ前記比較 手段による比較結果が一致しない場合に、前記アドレス
    発生手段による外部バスサイクルの発生を禁じる手段と を備えたことを特徴とするキャッシュメモ リ。
  2. (2)主記憶装置をアクセスするためのアクセスアドレ
    スの上位ビットを記憶する第1記憶手段と、 該第1記憶手段の記憶領域と対応付けられ た記憶領域を有し、前記アクセスアドレスに応答して前
    記主記憶装置から出力されたデータを記憶する第2記憶
    手段と、 前記主記憶装置からのデータの読出しに際 して、前記第1記憶手段に記憶されているアドレスとア
    クセスアドレスとを比較する比較手段と、 該比較手段による比較結果が一致した場合 に、対応する前記第2記憶手段の記憶領域からデータを
    読出す手段と、 前記比較手段による比較結果が一致しない 場合に、前記第1記憶手段の記憶内容を前記アクセスア
    ドレスの上位ビットに一致するように更新する第1記憶
    手段更新手段と、 前記比較手段による比較結果が一致しない 場合に、前記アクセスアドレスと上位ビットとが等しい
    前記主記憶装置のアドレスに格納されているデータを連
    続して読出すための外部バスサイクルを発生するアドレ
    ス発生手段と、 前記主記憶装置から読出されたデータを前 記第2記憶手段へ記憶させる第2記憶手段更新手段と、 所定の信号が与えられており且つ前記比較 手段による比較結果が一致しない場合に、前記第1記憶
    手段更新手段による第1記憶手段の更新を禁じる手段と を備えたことを特徴とするキャッシュメモ リ。
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