JPH0356939A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、液晶表示装置、特に、薄膜トランジスタ等を
使用したアクティブ・マトリクス方式の液晶表示装置に
関する。

〔従来の技術〕

アクティブ・マトリックス方式の液晶表示装置は、マト
リクス状に配列された複数の画素電極の各々に対応して
非線形素子（スイッチング素子）を設けたものである。

各画素における液晶は理論的には常時翻動（デューティ
比１。０）されているので、時分割岨動方式を採用して
いる、いわゆる単純マトリクス方式と比べてアクティブ
方式はコントラストが良く、特にカラーでは欠かせない
技術となりつつある。スイッチング素子として代表的な
ものとしては薄膜トランジスタ（ＴＦＴ）がある。

なお、ＴＦＴを使用したアクティブ・マトリクス液晶表
示装置は、例えば「冗長構成を採用した１２．５型アク
ティブ・マトリクス方式カラー液晶ディスプレイ」、日
経エレクトロニクス、１９３〜２１０頁、１９８６年１
２月１５日、日経マグロウヒル社発行、で知られている
。

従来の装置は、ティー・ナガヤス（Ｔ．Ｎａｇａｙａｓ
ｕ）等によるｒ　１９８ｇインターナショナルディスプ
レイ　リサーチコンファレンス（１９８８ＩＮＴＥＲＮ
ＡＴＩＯＮＡＬ　ＤＩＳＰＬＡＹ　ＲＥＳＥＡＲＣＨ　
ＣＯＮＦＥＲＥＮＣＥ）　Ｊアイ・イー・イー・イー（
ＩＥＥＥ）５６〜５８頁に記載されているように、アク
ティブ・マトリクス方式液品装置の配線上の欠陥を補償
するため、走査信号線と映像信号線をそれぞれ複数の配
線で構或することが提案されている。

〔発明が解決しようとする課題〕

走査信号線と画素電極との間で形成する付加容量は、液
晶容量と電気的に並列であることが必須である。そのた
め、付加容量の一方の電極は、必ずその画素電極を卵動
する走査信号線以外の走査信号線に接続する必要がある
が、ティー・ナガヤス等による方式では，隣接する走査
信号線が電気的に接続されているため、付加容量を形成
できない問題がある。

すなわち、従来技術では、液晶抵抗低下による保持特性
の劣化を補償するための付加容量を形成することについ
ては配慮されておらず、長時間動作させた場合には、温
度上昇により画面の均一性が損なわれ，黒むらが発生す
る問題がある。

本発明の目的は、映像信号線の断線、および映像信号線
と走査信号線との短絡による不良を補償もしくは補修で
き、さらに、付加容量も形成できる液晶表示装置を提供
することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明ｉｌｌの記述及び添付図面によって明らかになるであ
ろう。

〔課題を解決するための手段〕

上記課題を解決するために、本発明の液晶表示装置は、
１画素内に複数のＴＦＴと上記ＴＦＴに対応する画素電
極を有し，映像信号線が少なくとも２本を１組として共
通配線され，かつ走査信号線と上記画素電極との交差に
より付加容量が形戊されていることを特徴とする。

〔作用〕

本発明では、映像信号線を複数本１組で共通接続し、走
査信号線は従来通り上水平走査ごとに配線することによ
り，映像信号線が断線しても補償され、また、映像信号
線と走査信号線とが短絡しても、その短絡箇所を挟む映
像信号線をレーザ等により切断することにより補修され
る。さらに、画素電極を隣接する走査信号線に重ね合わ
せることができるので、付加容量を形成できる。

〔実施例〕

以下、本発明の構戊について，アクティブ・マトリク入
方式のカラー液品表示装置に本発明を適用した実施例と
ともに説明する。

なお，実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

実施例　工 第１図は本発明の第工の実施例のアクティブ・マトリッ
クス方式のカラー液晶表示装置の液晶表示部を示す等価
回路図、第２Ａ図は第１図の液晶表示装置の一画素とそ
の周辺を示す平面図であり、第２Ｂ図は第２Ａ図のＩＩ
Ｂ−［［Ｂ切断線における断面と表示パネルのシール部
付近の断面を示す図であり、第２Ｃ図は第２Ａ図のｎｃ
−ｎｃ切断線における断面図である。また、第３図（要
部平面図）には、第２Ａ図に示す画素を複数配置したと
きの平面図を示す。

《画素配置》 第２Ａ図に示すように，各画素は、隣接する２本の走査
信号線（ゲート信号線又は水平信号線）ＧＬと、隣接す
る２本の映像信号線（ドレイン信号線又は垂直信号ｍ）
ＤＬとの交差領域内（４本の信号線で囲まれた領域内）
に配置されている。各画素は薄膜トランジスタＴＦＴ、
画素電極ＩＴＯ１及び付加容量Ｃ　ａｄｄを含む。走査
信号線ＧＬは、列方向に延在し、行方向に複数本配置さ
れている。

映像信号線ＤＬは、行方向に延在し、列方向に複数本配
置されている。

《表示パネル全体等価回路》 この液晶表示部装置の等価回路を第１図に示す。

ＸｉＧ，Ｘｉ＋ＩＧ，・・・は、緑色フィルタＧが形成
される画素に接続された映像信号線ＤＬである。

ＸｉＢ，Ｘｉ＋ＩＢ，・・・は、青色フィルタＢが形戊
される画素に接続された映像信号線ＤＬである。

ＸｉＲ，Ｘｉ＋ＩＲ，・・・は、赤色フィルタＲが形成
される画素に接続された映像信号線ＤＬである。

これらの映像信号線ＤＬは、２つの映像信号開動回路で
交互に選択される（映像信号廓動回路はもちろん１つで
もよい）。Ｙ１は第３図及び第７図に示す画素列Ｙ１を
選択する走査信号線ＧＬである。同様に，Ｙ２，Ｙ３，
・・・の夫々は、画素列Ｙ２，Ｙ３，・・・の夫々を選
択する走査信号線ＧＬである。これらの走査信号ｉＧＬ
は、垂直走査回路に接続されている。

《付加容量Ｃ　ａｄｄの構造》 透明画素電極Ｅ１〜Ｅ３の夫々は、蒲膜トランジスタＴ
ＦＴと接続される端部と反対側の端部において、隣りの
走査信号線ＯＬと重なるよう，Ｌ字状に屈折して形成さ
れている。この重ね合せは、第２Ｃ図からも明らかなよ
うに、透明画素電極Ｅ１〜Ｅ３の夫々を一方の電極ＰＬ
２とし、隣りの走査信号線ＧＬを他方の電極ＰＬＩとす
る保持容量素子（静電容量素子）Ｃａｄｄを構或する。

この保持容量素子Ｃ　ａｄｄのｖＩ電体膜は、薄膜トラ
ンジスタＴＦＴのゲート絶縁膜として使用される絶縁膜
ＧＩと同一層で構戊されている。

保持容量Ｃａｄｄは、第４図からも明らかなように、ゲ
ート線ＧＬの１層目ｇｌの幅を広げた部分に形成されて
いる。なお、ドレイン線ＤＬと交差する部分の層ｇ１は
ドレイン線との短終の確率を小さくするため細くされて
いる。

保持容量素子Ｃ　ａｄｄを構成するために重ね合わされ
る透明画素電極Ｅ１〜Ｅ３の夫々と容ｉ電極線（ｇ４）
との間の一部には、前記ソース電極ＳＤ１と同様に、段
差形状を乗り越える際に透明画素電極ＩＴ○１が断線し
ないように、第１導電膜ｄ１及び第２導電ＩＰ１ｄ２で
構威された島領域が設けられている。この島領域は，透
明画素電極ＩＴＯ１の面積（開口率）を低下しないよう
に、できる限り小さく構成する。

ＴＦＴを走査信号線ＧＬと映像信号線ＤＬに接続し、画
素電極ＩＴＯＩを介して液晶ＬＣを開動する回路におい
て、画素電極ＩＴＯＩと隣接する走査信号ｔ％ＧＬとの
間に付加容量Ｃ　ａｄｄを形成されている。また、映像
信号線ＤＬ２本ごとに共通端子ＸｉＧ．ＸｉＢ．ＸｉＲ
、・・・｛こ接続し，第１図の一点鎖線で囲んだ部分を
１画素として陳動する。

このような構或により、第１図に示すように、映像信号
線ＤＬの断線が例えばｂの箇所で生じても、信号電圧は
当該映像信号線ＤＬに接続されたすべてのＴＦＴに供給
されるため、欠陥となることはない。また、走査信号線
ＧＬと映像信号線ＤＬとの短絡（Ｇ／Ｄ間ショート）が
例えばｓ１の箇所で生じた場合は、その上下の×で示す
箇所でレーザー等を用いて切断することにより、欠陥を
排除できる。このときのレーザーパターンを第２Ａ図の
ｒ１で示す。さらに、第８図に示すように、ＴＦＴのゲ
ート電極ＧＴとドレイン電ＧＩ　Ｓ　Ｄ　２との短絡が
例えばｓ２の箇所で生じた場合は、その上下の×で示す
箇所でレーザー等を用いて切断することにより、欠陥を
排除できる。このときのレーザーパターンを第２Ａ図の
ｒ２で示す。

さらに、１画素内でＴＦＴと画素電極ＩＴ○１が複数に
分割されているため（第１図では４分割）、例えばｌつ
のＴＦＴが損傷している場合でも、残りのＴＦＴが正常
なため、１画素全体で見れば点欠陥でなくなるので、点
欠陥の確率を低減でき、また欠陥を見にくくすることが
できる。

《付加容量Ｃａｄｄの等価回路とその動作》第２Ａ図に
示される画素の等価回路を第８図に示す。第８図におい
て、Ｃｇｓは薄膜トランジスタＴＦＴのゲート電極ＧＴ
及びソース電ｉｓＤ１間に形威される寄生容量である。

寄生容量Ｃｇｓの誘電体膜は絶縁膜ＧＩである。Ｃ　ｐ
ｉｘは透明画素電極ＩＴ○１　（Ｐ　Ｉ　Ｘ）及び共通
透明画素電極ＩＴＯ２（ＣＯＭ）間で形成される液晶容
量である。液晶容量Ｃ　ｐｉｘの誘電体膜は液晶ＬＣ．
保護膜ＰＳ■１及び配向膜○ＲＩＩ，ＯＲＩ２である。

Ｖｌ．ｃは中点電位である。

前記保持容量素子Ｃ　ａｄｄは、ＴＦＴがスイッチング
するとき、中点電位（画素電極電位）Ｖｌｃに対するゲ
ート電位変化Δｖｇの影響を低減するように働く。この
様子を式で表すと ΔＶ　１ｃ＝　｛（Ｃｇｓ／　（Ｃｇｓ＋Ｃａｄｄ＋Ｃ
ｐｉｘ））　ＸΔＶｇとなる。ここでΔＶｌｃはΔＶｇ
による中点電位の変化分を表わす。この変化分ΔＶｉｅ
は液晶に加わる直流成分の原因となるが、保持容ｉｃａ
ｄｄを大きくすればする程その値を小さくすることがで
きる。

また，保持容量Ｃ　ａｄｄは放電時間を長くする作用も
あり、ＴＦＴがオフした後の映像情報を長く蓄積する。

液晶ＬＣに印加される直流或分の低減は、液晶ＬＣの寿
命を向上し、液晶表示画面の切り替え時に前の画像が残
る所謂焼き付きを低減することができる。

前述したように、ゲート電極ＧＴは半導体層ＡＳを完全
に覆うよう大きくされている分、ソース・ドレイン電極
ＳＤＩ、ＳＤ２とのオーバラップ面積が増え、従って寄
生容ｉ　Ｃ　ｇ　ｓが大きくなり中点電位■↓Ｃはゲー
ト（走査）信号Ｖｇの影響を受け易くなるという逆効果
が生じる。しかし、保持容ｉｃａｄｄを設けることによ
りこのデメリットも解消することができる。

前記保持容量素子Ｃ　ａｄｄの保持容量は、画素の書込
特性から、液晶容量Ｃ　ｐｉｘに対して４〜８倍（４・
Ｃｐｉｘ＜　Ｃａｄｄ＜８・Ｃｐｉｘ）．重ね合せ容量
Ｃｇｓに対して８〜３２倍（８・Ｃ　ｇｓ＜　Ｃ　ａｄ
ｄ＜　３２・Ｃ　ｇｓ）程度の値に設定する。

《付加容量Ｃ　ａｄｄ電極線の結線方法》容量電極線と
してのみ使用される最終段の走査信号線ＯＬ（又は初段
の走査信号線ＧＬ）は，第１図に示すように、共通透明
画素電極（ＶｃｏｍＨＴＯ２に接続する。共通透明画素
電極ＩＴ○２は、第２Ｂ図に示すように、液晶表示装置
の周縁部において銀ペースト材ＳＬによって外部引出配
線に接続されている。しかも、この外部引出配線の一部
の導電層（ｇｌ及びｇ２）は走査信号ＩＧＬと同一製造
工程で構成されている。この結果、最終段の容量電極ｆ
ｉＧＬは、共通透明画素電極ＩＴＯ２に簡単に接続する
ことができる。

又は、第１図の点線で示すように，最終段（初段）の容
量電極腺ＧＬを初段（最終段）の走査信号線ＧＬに接続
しても良い。なお、この接続は液晶表示部内の内部配線
成は外部引出配線によって行うことができる。

《付加容量Ｃ　ａｄｄ走査信号による直流分相殺》本液
晶表示装置は、先に本願出願人によって出願された特願
昭６２−９５１２５号に記載される直流相殺方式（ＤＣ
キャンセル方式）に基づき、第９図（タイムチャート）
に示すように，走査信？線ＤＬの恥動電圧を制御するこ
とによってさらに液晶ＬＣに加わる直流或分を低減する
ことができる。第９図において、Ｖｉは任意の走査信号
線ＧＬの開動電圧、Ｖｉ＋１はその次段の走査信号線Ｇ
Ｌの駆動電圧である。Ｖｅｅは走査信号線ＧＬに印加さ
れるロウレベルの陳動電圧Ｖ　ｄ　ｍｉｎ、Ｖｄｄは走
査信号線ＯＬに印加されるハイレベルの邪動電圧Ｖ　ｄ
　ｍａｘである。各時刻１＝１１〜ｔ，における中点電
位Ｖｌｃ（第８図参照）の電圧変化分△Ｖ■〜ΔＶ，は
次のようになる。

１＝１，：ΔＶ　１．　＝　　（　Ｇ　ｇｓ／　Ｃ　）
・Ｖ　２ｔ＝ｔ２：　ΔＶＺ＝＋（Ｃ：ｇｓ／Ｃ）・（
Ｖ１　＋Ｖ２）−（Ｃａｄｄ／Ｃ）・ｖ２ １＝１，：△Ｖ３＝−（Ｃｇｓ／Ｃ）・Ｖ１＋（Ｃａｄ
ｄ／Ｃ）・（Ｖ↓＋Ｖ２） １＝１４：ΔＶ４＝　−　（Ｃａｄｄ／　Ｃ　）・Ｖ　
１だだし、画素の合計の容ｆｉ：　Ｃ　＝　Ｃ　ｇｓ　
＋　Ｃ　ｐｉｘ　＋Ｃａｄｄ ここで、走査信号ｉＧＬに印加される暇動電圧が充分で
あれば（下記（注１参照），液晶ＬＣに加わる直流電圧
は、 △Ｖ，十ΔＶ．＝（Ｃａｄｄ−Ｖ２−Ｃｇｓ−ｖＬ）／
Ｃとなるので、Ｃａｄｄ−Ｖ２＝Ｃｇｓ−Ｖｌとすると
、液晶ＬＣに加わる直流電圧は０になる。

【注１時刻ｔ１、ｔ２で走査線Ｖｉの変化分が中点電位
Ｖｉａに影響を及ぼすが、ｔ２〜ｔ３の期間に中点電位
Ｖｌｃは信号ａＸｉを通じて映像信号電位と同じ電位に
される（映像信号の十分な書き込み〉。

液晶にかかる電位はＴＦＴがオフした直後の電位でほぼ
決定される（ＴＦＴオフ期間がオン期間より圧倒的に長
い）。従って、液晶にかかる直流分の計算は、期間ｔエ
〜ｔ，はほぼ無視でき、ＴＦＴがオフ直後の電位、即ち
時刻ｔ，、ｔ４における過渡時の影響を考えれば良い。

なお、映像信号Ｖｉはフレーム毎、或はライン毎に極性
が反転し、映像信号そのものによる直流分は零とされて
いる。

つまり、直流相殺方式は、重ね合せ容ｆｃｇｓによる中
点電位Ｖｌｃの引き込みによる低下分を、保持容量素子
Ｃ　ａｄｄ及び次段の走査信号線ＧＬ（容量電極線）に
印加される廓動電圧によって押し上げ、液晶ＬＣに加わ
る直流成分を極めて小さくすることができる。この結果
，液晶表示装置は液晶ＬＣの寿命を向上することができ
る。勿論，遮光効果を上げるためにゲートＧＴを大きく
した場合、それに伴って保持容量Ｃ　ａ　ｄ　ｄの値を
大きくすれば良い。

《パネル断面全体構造》 第２Ｂ図に示すように、液晶層ＬＣを基準に下部透明ガ
ラス基板ＳＵＢＩ側には薄膜トランジスタＴＦＴ及び透
明画素電極ＩＴ○１が形成され，上部透明ガラス基板Ｓ
ＵＢＺ側には、カラーフィルタＦＩＬ、遮光用ブラック
マトリクスパターンＢＭが形成されている。下部透明ガ
ラス基板ＳＵＢｌ側は、例えば、１．１　［ｍｍ１程度
の厚さで構成されている。

第２Ｂ図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板ＳＵＢ１及びＳＵＢ２の左側縁部
分で外部引出配線の存在する部分の断面を示している。

右側は、透明ガラス基板ＳＵＢＩ及びＳＵＢ２の右側林
部分で外部引出配線の存在しない部分の断面を示してい
る。

第２Ｂ図の左側、右側の夫々に示すシール材ＳＬは、液
晶ＬＣを封止するように構戊されており、液晶封入口（
図示していない）を除く透明ガラス基板ＳＵＢＩ及びＳ
ＵＢ２の縁周囲全体に沿って形成されている。シール材
ＳＬは、例えば，エボキシ樹脂で形成されている。

前記上部透明ガラス基板ＳＵＢ２例の共通透明画素電極
ＩＴＯ２は、少なくとも一個所において、銀ペースト材
ＳＩＬによって、下部透明ガラス基板ＳＵＢＩ側に形成
された外部引出配線に接続されている。この外部引出配
線は、前述したゲート電極ＧＴ、ソース電極ＳＤＩ、ド
レイン電極ＳＤ２の夫々と同一製造工程で形成される。

配向膜ＯＲＩＩ及び○ＲＩ２．透明画素電極ＩＴｏ、共
通透明画素電極ＩＴ○、保護膜ＰＳＶＩ及びＰＳＶ２、
ＭＡａ膜ＧＩの夫々の層は、シール材ＳＬの内側に形成
される．偏光板ＰＯＬは、下部透明ガラス基板ＳＵＢＩ
、上部透明ガラス基板ＳＵＢ２の夫々の外側の表面に形
威されている。

液晶ＬＣは，液晶分子の向きを設定する下部配向膜○Ｒ
ＩＩ及び上部配向膜○ＲＩ２の間に封入され，シール部
ＳＬよってシールされている。

千部配向膜ＯＲＩＩは、下部透明ガラス基板ＳＵＢＩ側
の保護膜ＰＳＶＩの上部に形成される。

上部透明ガラス基板ＳＵＢ２の内側（液晶側）の表面に
は、遮光膜ＢＭ．カラーフィルタＦＩＬ、保護膜ＰＳＶ
２、共通透明画素電極（ＣＯＭ）ＩＴＯ２及び上部配向
膜○ＲＩ２が順次積層して設けられている． この液晶表示装置は、下部透明ガラス基板ＳＵＢｌ側、
上部透明ガラス基板ＳＵＢＺ側の夫々の層を別々に形成
し、その後、上下透明ガラス基板ＳＵＢＩ及びＳＵＢ２
を重ね合せ、両者間に液晶ＬＣを封入することによって
組み立てられる。

《薄膜トランジスタＴＦＴ＞ 薄膜トランジスタＴＦＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソースードレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように動作する。

各画素の薄膜トランジスタＴＦＴは、画素内において２
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）ＴＦＴＩ及びＴＦＴ２で構成されている。

薄膜トランジスタＴＦＴＩ．ＴＦＴ２の夫々は、実質的
に同一サイズ（チャンネル長と幅が同じ）で構成されて
いる。この分割された薄膜トランジスタＴＦＴ１、ＴＦ
Ｔ２の夫々は、主に、ゲート電極ＧＴ、ゲート絶縁膜Ｇ
Ｉ、ｉ型（真性、ｉｎｔｒｉｎｓｉｃ、導電型決定不純
物がドープされていない）非晶質Ｓｉ半導体層ＡＳ、一
対のソース電極ＳＤＩ及びドレイン電１ｓＤ２で構成さ
れている。なお，ソース・ドレインは本来その間のバイ
アス極性によって決まり、本表示装置の回路ではその極
性は動作中反転するので、ソース・ドレインは動作中入
れ替わると理解されたい．しかし以下の説明でも、便宜
上一方をソース、他方をドレインと固定して表現する。

《ゲート電極ａＴ＞ ゲート電極ＧＴは、第４図（第２Ａ図の層ｇ１、ｇ２及
びＡＳのみを描いた平面図）に詳細に示すように、走査
信号線ＧＬから垂直方向（第２Ａ図及び第４図において
上方向）に突出する形状で構成されている（丁字形状に
分岐されている）。ゲート電極ＧＴは、薄膜トランジス
タＴＦＴＩ．ＴＦＴ２の夫々の形成領域まで突出するよ
うに構或されている。薄膜トランジスタＴＦＴ１、ＴＦ
Ｔ２の夫々のゲート電極ＧＴは、一体に（共通ゲート電
極として）構成されており、走査信号線ＧＬに連続して
形成されている。ゲート電極ＧＴは、薄膜トランジスタ
ＴＦＴの形成領域において大きい段差を作らないように
、単層の第１導電膜ｇ１で構或する。第１導電膜ｇ１は
、例えばスパッタで形成されたクロム（Ｃｒ）膜を用い
、１０００［人コ程度の膜厚で形成する。

このゲート電極ＧＴは、第２Ａ図、第２Ｂ図及び第４図
に示されているように、半導体層ＡＳを完全に覆うよう
（下方からみて）それより太き目に形成される。従って
、基板ＳＵＢＩの下方に蛍光灯等のバックライトＢＬを
取付けた場合、この不透明のＣｒゲート電極ＧＴが影と
なって、半導体，ＩＱＡｓにはバックライト光が当たら
ず，光照射による導ｆｆｌｌすなわちＴＦＴのオフ特性
劣化は起きにくくなる。なお、ゲート電極ＧＴの本来の
大きさは、ソース・ドレイン電極ＳＤＩとＳＤ２間をま
たがるに最低限必要な（ゲート電極とソース・トレイン
電極の位置合わせ余裕分も含めて）幅を持ち、チャンネ
ル幅Ｗを決めるその奥行き長さはソース・ドレイン電極
間の距離（チャンネル長）Ｌとの比、即ち相互コンダク
タンスｇｍを決定するファクタＷ／Ｌをいくつにするか
によって決められる。

本実施例におけるゲート電極の大きさは勿論、上述した
本来の大きさよりも大きくされる。

ゲート電極ＧＴのゲート及び遮光の機能面からだけで考
えれば、ゲート電極及びその配ａＧＬは単一の層で一体
に形威しても良く、この場合不透明導電材料としてＳｉ
を含有させたＡｌ．純ＡＬ．及びＰｄを含有させたＡ１
等を選ぶことができる。

《走査信号線ＯＬ＞ 前記走査信号線ＯＬは、第工導電膜ｇ１及びその上部に
設けられた第２導電膜ｇ２からなる複合膜で構威されて
いる。この走査信号線ＧＬの第１導電膜ｇｌは、前記ゲ
ート電極ＧＴの第工導電膜ｇｌと同一製造工程で形威さ
れ、かつ一体に構成されている。第２導電膜ｇ２は、例
えば、スパッタで形成されたアルミニウム（ＡＱ）膜を
用い、２０００〜４０００Ｃ人］程度の膜厚で形成する
。第２導電膜ｇ２は、走査信号線ＧＬの抵抗値を低減し
、信号伝達速度の高速化（画素の情報の書込特性向上）
を図ることができるように構成されている。

また、走査信号線ＧＬは、第１導電膜ｇ１の幅寸広に比
べて第２導電膜ｇ２の幅寸法を小さく構或している。す
なわち、走査信号線ＧＬは、その側壁の段差形状がゆる
やかになっている。

《ゲート絶縁膜ＧＩ＞ 絶縁膜Ｇｌは，薄膜トランジスタＴＦＴＩ、ＴＦＴ２の
夫々のゲート絶縁膜として使用される。

絶縁膜ＧＩは、ゲート電極ＧＴ及び走査信号ａＧＬの上
層に形威されている。ｔｉ＠Ｒ膜Ｇｌは、例えば、プラ
ズマＣＶＤで形成された窒化珪素膜を用い、３０００［
：入］程度の膜厚で形成する。

《半導体層ＡＳ＞ ｉ型半導体ＷＡＳは、第４図に示すように、複数に分割
された薄膜トランジスタＴＦＴＩ、ＴＦＴ２の夫々のチ
ャネル形成領域として使用される。

ｉ型半導体ＩＡｓは、アモーファスシリコン膜又は多結
晶シリコン膜で形威し、約１８００Ｃ人コ程度の膜厚で
形成する。

このｉ型半導体層ＡＳは、供給ガスの或分を変えてＳｉ
，Ｎ４ゲート絶縁膜Ｇｌの形戒に連続して、同じプラズ
マＣＶＤ装置で、しかもその装置から外部に露出するこ
となく形成される。また，オーミックコンタクト用のＰ
をドープしたＮ”層ｄＯ（第２Ｂ図）も同様に連続して
約４００［人コの厚さに形成される。しかる後下側基板
ＳＵＢＩはｃｖＤ装置から外に取り出され、写真処理技
術により、Ｎ＋層ｄｏ及びｉ層ＡＳは第２Ａ図、第２Ｂ
図及び第４図に示すように独立した島にパターニングさ
れる。

ｉ型半導体層ＡＳは、第２Ａ図及び第４図に詳細に示す
ように、走査信号線ＯＬと映像信号線ＤＬとの交差部（
クロスオーバ部）の両者間にも設けられている。この交
差部ｉ型半導体層ＡＳは、交差部における走査信号線Ｇ
Ｌと映像信号線ＤＬとの短絡を低減するように構威され
ている。

《ソース・ドレイン電極ＳＤＩ、ＳＤ２＞複数に分割さ
れた薄膜トランジスタＴＦＴＩ、ＴＦＴ２の夫々のソー
ス電極ＳＤＩとドレイン電極ＳＤ２とは、第２Ａ図、第
２Ｂ図及び第５図（第２Ａ図のｌｄｌ〜ｄ３のみを描い
た平面図）で詳細に示すように、半導体層ＡＳ上に夫々
離隔して設けられている。

ソース電極ＳＤＩ、ドレイン電極ＳＤ２の夫々は、Ｎ＋
型半導体層ｄＯに接触する下層側から、第１導電膜ｄｌ
、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合わせて
構戊されている。ソース電極ＳＤＩの第１導電膜ｄ１、
第２導電膜ｄ２及び第３導電膜ｄ３は，ドレイン電極Ｓ
Ｄ２の夫々と同一製造工程で形成される。

第１導電膜ｄ１は、スパッタで形成したクロム膜を用い
、ＳＯＯ〜１０００［人］の膜厚（本実施例では、６０
０［入コ程度の膜厚）で形成する。クロム膜は、膜厚を
厚く形成するとストレスが大きくなるので，２０００［
人コ程度の膜厚を越えない範囲で形成する。

クロム膜は、Ｎ＋型半導体層ｄｏとの接触が良好である
。クロム膜は，後述する第２導電膜ｄ２のアルミニウム
がＮ＋型半導体Ｊ？？ｄＯに拡散することを防止する、
所謂バリア層を構成する。第１導電膜ｄ１としては、ク
ロム膜の他に、高融点金属（　Ｍ　ｏ　，　Ｔ　ｉ　，
　Ｔ　ａ　，　Ｗ　）膜、高融点金属シリサイド（Ｍｏ
Ｓｉ２．ＴｉＳｉ．．ＴａＳｉ，，ＷＳｊ．）膜で形戊
してもよい。

第工導電膜ｄ１を写真処理でパターニングした後、同じ
写真処理用マスクで或は第１導電膜ｄ１をマスクとして
Ｎ＋層ｄｏが除去される。つまり、ｉ　ＮＡ　Ｓ上に残
っていたＮ＋層ｄｏは第ｌ導電膜ｄ１以外の部分がセル
ファラインで除去される。

このとき、Ｎ＋層ｄｏはその厚さ分は全て除去されるよ
うエッチされるのでｉ　／ｉ　Ａ　Ｓも若干その表面部
分でエッチされるが，その程度はエッチ時間で制御すれ
ば良い。

しかる後第２導電膜ｄ２が、アルミニウムのスパッタリ
ングで３０００〜４０００［入］の膜厚く本実施例では
，　３０００［Ａ］程度の膜厚）に形成される。アルミ
ニウム膜は、クロム膜に比べてストレスが小さく、厚い
膜厚に形成することが可能で、ソース電極ＳＤＩ．ドレ
イン電極ＳＤ２及び映像信号線ＤＬの抵抗値を低減する
ように構或されている。第２導電膜ｄ２としては，アル
ミニウム膜の他に、シリコン（Ｓｉ）や銅（Ｃｕ）を添
加物として含有させたアルミニウム膜で形成してもよい
。

第２導電膜ｄ２の写真処理技術によるパタ一二ング後第
３導電膜ｄ３が形成される。この第３導電膜ｄ３はスパ
ッタリングで形成された透明導電膜（Ｉｎｄｕｉｍ−Ｔ
ｉｎ−Ｏｘｉｄｅ　Ｉ　Ｔ　Ｏ　：ネサ膜）から或り、
ｌ０００〜２０００［入コの膜厚（本実施例では、１２
００［入］程度の膜厚）で形成される。この第３導’Ｒ
膜ｄ３は、ソース電極ＳＤＩ、ドレイン電極ＳＤ２及び
映像信号線ＤＬを構戊すると共に、透明画素電極ＩＴＯ
１を構成するようになっている。

ソース電極ＳＤＩの第１導電膜ｄ１、ドレイン電極ＳＤ
２の第↓導電膜ｄｉの夫々は、上層の第２導電膜ｄ２及
び第３導電膜ｄ３に比べて内側に（チャンネル領域内に
）大きく入り込んでいる。

つまり，これらの部分における第１導電膜ｄ１は、層ｄ
２、ｄ３とは無関係に薄膜トランジスタＴＦＴのゲート
長Ｌを規定できるように構或されている。

ソース電極ＳＤＩは、前記のように、透明画素電極ＩＴ
ＯＩに接続されている。ソース電極ＳＤＩは、ｉ型半導
体層ＡＳの段差形状（第１導電膜ｇ１の膜厚．Ｎ”Ｎｄ
Ｏの膜厚及びｉ型半導体層ＡＳの膜厚とを加算した膜厚
に相当する段差）に沿って構威されている。具体的には
、ソース電極ＳＤＩは、ｉ型半導体層ＡＳの段差形状に
沿って形成された第↓導電膜ｄ１と，この第１導電膜ｄ
１の上部にそれに比べて透明画素電極ＩＴＯＩと接続さ
れる側を小さいサイズで形戊した第２導電膜ｄ２と，こ
の第２導電膜から露出する第１導電膜ｄ１に接続された
第３導電膜ｄ３とで構成されている。ソース電極ＳＤＩ
の第２導電膜ｄ２は、第１導電膜ｄ１のクロム膜がスト
レスの増大から厚く形戒できず、ｉ型半導体層ＡＳの段
差形状を乗り越えられないので，このｉ型半導体層Ａｓ
を乗り越えるために構或されている。つまり，第２導電
膜ｄ２は、厚く形成することでステップカバレッジを向
上している．第２導電膜ｄ２は、厚く形成できるので、
ソース電極ｓＤ１の抵抗値（ドレイン電極ＳＤ２や映像
信号線ＤＬについても同様）の低減に大きく寄与してい
る。第３導電膜ｄ３は、第２導電膜ｄ２のｉ型半導体Ｉ
Ａｓに起因する段差形状を乗り越えることができないの
で、第２導電膜ｄ２のサイズを小さくすることで露出す
る第１導電膜ｄ１に接続するように構或されている．第
１導電膜ｄ１と第３導電膜ｄ３とは、接着性が良好であ
るばかりか、両者間の接続部の段差形状が小さいので，
確実に接続することができる。

《画素電極ＩＴＯＩ＞ 前記透明画素電極ＩＴ○１は、各画素毎に設けられてお
り、液晶表示部の画素電極の一方を構或する。透明画素
電極ＩＴ○１は、画素の複数に分割された薄膜トランジ
スタＴＦＴ１、ＴＦＴ２の夫々に対応して３つの透明画
素電極（分割透明画素電極）Ｅｌ、Ｅ２に分割されてい
る。透明画素電極Ｅｌ．Ｅ２は，各々、薄膜トランジス
タＴＦＴのソース電極ＳＤＩに接続されている。

透明画素電極Ｅ１、Ｅ２の夫々は、実質的に同一面積と
なるようにパターニングされている。

このように、１画素の薄膜トランジスタＴＦＴを複数の
薄膜トランジスタＴＦＴＩ，ＴＦＴ２に分割し、この複
数に分割された薄膜トランジスタＴＦＴＩ、ＴＦＴ２の
夫々に複数に分割した透明画素電極Ｅｌ．Ｅ２の夫々を
接続することにより、分割された一部分（例えば、ＴＦ
ＴＩ）が点欠陥になっても、画素全体でみれば点欠陥で
なくなる（ＴＦＴ２が欠陥でない）ので，点欠陥の確率
を低減することができ、また欠陥を見にくくすることが
できる． また、前記画素の分割された透明画素電極Ｅ１、Ｅ２の
夫々を実質的に同一面積で構或することにより、透明画
素電極Ｅ１、Ｅ２の夫々と共通透明画素電極ＩＴ○２と
で構成される夫々の液晶容量（Ｃｐｉｘ　）を均一にす
ることができる。

《保護膜ＰＳＶＩ＞ 薄膜トランジスタＴＦＴ及び透明画素電極ＩＴ○上上に
は、保護膜ＰＳＶＩが設けられている。

保護膜ＰＳＶＩは，主に、薄膜トランジスタＴＦＴを湿
気等から保護するために形威されており、透明性が高く
しかも耐湿性の良いものを使用する．保護膜ＰＳＶＩは
，例えば、プラズマＣＶＤで形威した酸化珪素膜や窒化
珪素膜で形威されており、ｇｏｏｏｃλコ程度の膜厚で
形成する。

《遮光膜ＢＭ＞ 上部基板ＳＵＢＺ側には、外部光（第２Ｂ図では上方か
らの光〉がチャネル形成領域として使用されるｉ型半導
体層ＡＳに入射されないように、遮蔽膜ＢＭが設けられ
、第６図のハッチングに示すようなパターンとされてい
る。なお、第６図は第２Ａ図におけるＩＴ○膜層ｄ３、
フィルタＩＦＩＬ及び遮光膜ＢＭのみを描いた平面図で
ある。

遮光膜ＢＭは，光に対する遮蔽性が高い、例えば、アル
ミニウム膜や゛クロム膜等で形威されており、本実施例
では、クロム膜がスパッタリングで１３００［人］程度
の膜厚に形成される。

従って、ＴＦＴＩ、２の共通半導体層ＡＳは上下にある
遮光膜ＢＭ及び太き目のゲート電極ＧＴによってサンド
インチにされ、その部分は外部の自然光やバックライト
光が当たらなくなる。遮光膜ＢＭは第６図のハッチング
部分で示すように、画素の周囲に形成され，つまり遮光
膜ＢＭは格子状に形成され（ブラックマトリクス）、こ
の格子でｌ画素の有効表示領域が仕切られている。従っ
て、各画素の輪郭が遮光膜ＢＭによってはっきりとしコ
ントラストが向上する。つまり遮光膜ＢＭは、半導体Ｉ
Ａｓに対する遮光とブラックマトリクスとの２つの機能
をもつ。

なお，バックライトをＳＵＢＺ側に取り付け、ＳＵＢＩ
を観察側（外部露出側）とすることもできる。

《共通電極ＩＴ○２》 共通透明画素電極ＩＴＯ２は、下部透明ガラス基板ＳＵ
ＢＩ側に画素毎に設けられた透明画素電ｆ−ｍ　Ｉ　Ｔ
　Ｏ　１に対向し、液晶の光学的な状態は各画素電極Ｉ
ＴＯＩと共通電極ＩＴ０２間の電位差（電界）に応答し
て変化する。この共通透明画素電極ＩＴＯ２には，コモ
ン電圧Ｖｃｏｍが印加されるように構威されている。コ
モン電圧Ｖ　ｃｏｗは、映像信号線ＤＬに印加されるロ
ウレベルの郭動電圧Ｖ　ｄ　ｍｉｎとハイレベルの開動
電圧Ｖ　ｄ　ｍａｘとの中間電位である。

《カラーフィルタＦ　Ｉ　Ｌ＞ カラーフィルタＦＩＬは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。

カラーフィルタＦＩＬは、画素に対向する位置に各画素
毎にドット状に形成され（第７図）、染め分けられてい
る（第７図は第３図の第３導電膜層ｄ３とカラーフィル
タ層ＦＩＬのみを描いたもので，Ｒ，Ｇ，Ｈの各フィル
ターはそれぞれ，４５゜　１３５”．クロスのハッチを
施してある）。カラーフィルタＦＩＬは第６図に示すよ
うに画素電極ＩＴ○１（Ｅ１、Ｅ２）の全てを覆うよう
に太き目に形威され，遮光膜ＢＭはカラーフィルタＦＩ
Ｌ及び画素電極ＩＴＯＩのエッジ部分と重なるよう画素
電極ＩＴＯ↓の周縁部より内側に形成されている。

カラーフィルタＦＩＬは、次のように形成することがで
きる。まず、上部透明ガラス基板ＳＵＢ２の表面に染色
基材を形成し、フォトリソグラフィ技術で赤色フィルタ
形成領域以外の染色基材を除去する。この後，染色基材
を赤色染料で染め、固着処理を施し、赤色フィルタＲを
形成する。次に、同様な工程を施すことによって、緑色
フィルタＧ，青色フィルタＢを順次形成する。

保護膜ＰＳＶ２は，前記カラーフィルタＦＩＬを異なる
色に染め分けた染料が液晶ＬＣに漏れることを防止する
ために設けられている。保護膜ＰＳＶ２は、例えば、ア
クリル樹脂，エボキシ樹脂等の透明樹脂材料で形成され
ている。

《画素配列》 前記液晶表示部の各画素は、第３図及び第７図に示すよ
うに、走査信号線ＯＬが延在する方向と同一列方向に複
数配置され、画素列Ｙｌ，Ｙ２，Ｙ３，Ｙ４，・・・の
夫々を構威している．各画素列Ｙ１，Ｙ２，Ｙ３，Ｙ４
，・・・の夫々の画素は、薄膜トランジスタＴＦＴＩ、
ＴＦＴ２及び透明画素電極Ｅ１，Ｅ２の配置位置を同一
に構威している。

実施例　２ 第１０図は、本発明の第２の実施例の液晶表示装置の液
晶表示部を示す等価回路図，第１１図は、第１１図の液
晶表示装置の液晶表示部の一画素を示す要部平面図、第
１２図は、上記第２の実施例の画素を複数配置した液晶
表示部の要部平面図、第１３図は、第１２図に示した画
素電極層とカラーフィルタ層のみとを重ね合せた状態に
おける要部平面図、第１４図は、第１２図に示した画素
電極層とカラーフィルタ層のみとを重ね合せた状態にお
ける要部平面図、カラーフィルタの千鳥配置の様子を示
す図である。

上記第ｌの実施例と異なる点は、上記第１の実施例では
、第１図に示したように、映像信号線の右側に画素電極
を配置し、左側にＴＦＴを配置したが、本実施例では，
走査信号１ｉ１行ごとに、画素電極とを左右交互に配置
することにより、カラーフィルタを千鳥配置にした構成
である。

《画素配列》 前記液晶表示部の各画素は、第１２図及び第１３図に示
すように、走査信号線ＧＬが延在する方向と同一列方向
に複数配置され、画素列Ｙｌ，Ｙ２，Ｙ３，Ｙ４，・・
・の夫々を構或している。各画素列Ｙｌ，Ｙ２，Ｙ３，
Ｙ４，・・・の夫々の画素は，薄膜トランジスタＴＦＴ
Ｉ、ＴＦＴ２及び透明画素電極Ｅ１、Ｅ２の配置位置を
同一に構成している。

つまり、奇数画素列Ｙｌ，Ｙ３，・・・の夫々の画素は
、薄膜トランジスタＴＦＴＩ．ＴＦＴ２の配置位置を左
側、透明画素電極Ｅ１、Ｅ２の配置位置を右側に構威し
ている（第１０図において）。奇数画素列Ｙｌ，Ｙ３，
・・・の夫々の行方向の隣りの偶数画素列Ｙ２，Ｙ４，
・・・の夫々の画素は，奇数画素列Ｙ１，Ｙ３，・・・
の夫々の画素を映像信号線ＤＬの延在方向を基準にして
線対称でひっくり返した画素で構或されている。すなわ
ち、偶数画素列Ｙ２，Ｙ４，・・・の夫々の画素は、蒲
膜トランジスタＴＦＴ１、ＴＦＴ２の配置位置を右側、
透明画素電極Ｅ１、Ｅ２の配置位置を左側に構威してい
る。

その結果、第１３図に示すように、ＲＧＢのカラーフィ
ルタＦＩＬは三角形配置とすることができる。カラーフ
ィルタＦＩＬのＲＧＢの三角形配２２構造は、ストライ
プ状の配置に比較して、上下方向、左右方向が均一とな
るため、カラー画像の解像度を向上することができる。

以上，本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は，前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば、本実施例ではゲート電極形成→ゲート絶縁膜形
成→半導体層形成→ソース・ドレイン電極形成の逆スタ
ガ構造を示したが、上下関係又は作る順番がそれと逆の
スタガ構造でも本発明は有効である。

〔発明の効果〕 以上説明したように、本発明によれば、複数の映像信号
線により１画素を構或するので、映像信号線の断線によ
る不良は生じず、映像信号線と走査信号線との短絡によ
る不良も、その短絡部をはさむ部分の映像信号線を切断
することにより修正できる。また、１画素内でＴＦＴと
画素電極を複数組形成することにより、点欠陥も快視で
きる。

″ｒ１ さらに、各画素ごとに付加容量を形成できるので、液晶
抵抗の低下による画質劣化すなわち保持特性劣化が生じ
ない。

【図面の簡単な説明】

第１図は，本発明の第１の実施例のアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部を示す等
価回路図， 第２Ａ図は、第工図の液晶表示装置の液晶表示部の一画
素を示す要部平面図、 第２Ｂ図は、第２Ａ図のＩＩＢ−ＩＩＢ切断線で切った
部分とシール部周辺部の断面図、 第２Ｃ図は、第２Ａ図の■ｃ−ｎｃ切断線における断面
図、 第３図は、第２Ａ図に示した画素を複数配置した液晶表
示部の要部平面図、 第４図乃至第６図は，第２Ａ図に示した画素の所定の層
のみを描いた平面図、 第７図は、第３図に示した画素電極層とカラーフィルタ
層のみとを重ね合せた状態における要部平面図、 第８図は、第２Ａ図に記載される画素の等価回路図， 第９図は、直流相殺方式による走査信号線の酩動電圧を
示すタイムチャート、 第１０図は、本発明の第２の実施例の液晶表示装置の液
晶表示部を示す等価回路図、 第１１図は，第１工図の液晶表示装置の液晶表示部の一
画素を示す要部平面図、 第１２図は、上記第２の実施例の画素を複数配置した液
晶表示部の要部平面図、 第１３図は、第１２図に示した画素電極層とカラーフィ
ルタ層のみとを重ね合せた状態における要部平面図であ
る。

Claims (1)

【特許請求の範囲】
1. １、１画素内に複数のＴＦＴと上記ＴＦＴに対応する画
   素電極を有し、映像信号線が少なくとも２本を１組とし
   て共通配線され、かつ走査信号線と上記画素電極との交
   差により付加容量が形成されていることを特徴とするア
   クティブ・マトリクス方式の液晶表示装置。