JPH0356939A - 液晶表示装置 - Google Patents
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- JPH0356939A JPH0356939A JP1191406A JP19140689A JPH0356939A JP H0356939 A JPH0356939 A JP H0356939A JP 1191406 A JP1191406 A JP 1191406A JP 19140689 A JP19140689 A JP 19140689A JP H0356939 A JPH0356939 A JP H0356939A
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Landscapes
- Liquid Crystal (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、液晶表示装置、特に、薄膜トランジスタ等を
使用したアクティブ・マトリクス方式の液晶表示装置に
関する。
使用したアクティブ・マトリクス方式の液晶表示装置に
関する。
アクティブ・マトリックス方式の液晶表示装置は、マト
リクス状に配列された複数の画素電極の各々に対応して
非線形素子(スイッチング素子)を設けたものである。
リクス状に配列された複数の画素電極の各々に対応して
非線形素子(スイッチング素子)を設けたものである。
各画素における液晶は理論的には常時翻動(デューティ
比1。0)されているので、時分割岨動方式を採用して
いる、いわゆる単純マトリクス方式と比べてアクティブ
方式はコントラストが良く、特にカラーでは欠かせない
技術となりつつある。スイッチング素子として代表的な
ものとしては薄膜トランジスタ(TFT)がある。
比1。0)されているので、時分割岨動方式を採用して
いる、いわゆる単純マトリクス方式と比べてアクティブ
方式はコントラストが良く、特にカラーでは欠かせない
技術となりつつある。スイッチング素子として代表的な
ものとしては薄膜トランジスタ(TFT)がある。
なお、TFTを使用したアクティブ・マトリクス液晶表
示装置は、例えば「冗長構成を採用した12.5型アク
ティブ・マトリクス方式カラー液晶ディスプレイ」、日
経エレクトロニクス、193〜210頁、1986年1
2月15日、日経マグロウヒル社発行、で知られている
。
示装置は、例えば「冗長構成を採用した12.5型アク
ティブ・マトリクス方式カラー液晶ディスプレイ」、日
経エレクトロニクス、193〜210頁、1986年1
2月15日、日経マグロウヒル社発行、で知られている
。
従来の装置は、ティー・ナガヤス(T.Nagayas
u)等によるr 198gインターナショナルディスプ
レイ リサーチコンファレンス(1988INTERN
ATIONAL DISPLAY RESEARCH
CONFERENCE) Jアイ・イー・イー・イー(
IEEE)56〜58頁に記載されているように、アク
ティブ・マトリクス方式液品装置の配線上の欠陥を補償
するため、走査信号線と映像信号線をそれぞれ複数の配
線で構或することが提案されている。
u)等によるr 198gインターナショナルディスプ
レイ リサーチコンファレンス(1988INTERN
ATIONAL DISPLAY RESEARCH
CONFERENCE) Jアイ・イー・イー・イー(
IEEE)56〜58頁に記載されているように、アク
ティブ・マトリクス方式液品装置の配線上の欠陥を補償
するため、走査信号線と映像信号線をそれぞれ複数の配
線で構或することが提案されている。
走査信号線と画素電極との間で形成する付加容量は、液
晶容量と電気的に並列であることが必須である。そのた
め、付加容量の一方の電極は、必ずその画素電極を卵動
する走査信号線以外の走査信号線に接続する必要がある
が、ティー・ナガヤス等による方式では,隣接する走査
信号線が電気的に接続されているため、付加容量を形成
できない問題がある。
晶容量と電気的に並列であることが必須である。そのた
め、付加容量の一方の電極は、必ずその画素電極を卵動
する走査信号線以外の走査信号線に接続する必要がある
が、ティー・ナガヤス等による方式では,隣接する走査
信号線が電気的に接続されているため、付加容量を形成
できない問題がある。
すなわち、従来技術では、液晶抵抗低下による保持特性
の劣化を補償するための付加容量を形成することについ
ては配慮されておらず、長時間動作させた場合には、温
度上昇により画面の均一性が損なわれ,黒むらが発生す
る問題がある。
の劣化を補償するための付加容量を形成することについ
ては配慮されておらず、長時間動作させた場合には、温
度上昇により画面の均一性が損なわれ,黒むらが発生す
る問題がある。
本発明の目的は、映像信号線の断線、および映像信号線
と走査信号線との短絡による不良を補償もしくは補修で
き、さらに、付加容量も形成できる液晶表示装置を提供
することにある。
と走査信号線との短絡による不良を補償もしくは補修で
き、さらに、付加容量も形成できる液晶表示装置を提供
することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明illの記述及び添付図面によって明らかになるであ
ろう。
明illの記述及び添付図面によって明らかになるであ
ろう。
上記課題を解決するために、本発明の液晶表示装置は、
1画素内に複数のTFTと上記TFTに対応する画素電
極を有し,映像信号線が少なくとも2本を1組として共
通配線され,かつ走査信号線と上記画素電極との交差に
より付加容量が形戊されていることを特徴とする。
1画素内に複数のTFTと上記TFTに対応する画素電
極を有し,映像信号線が少なくとも2本を1組として共
通配線され,かつ走査信号線と上記画素電極との交差に
より付加容量が形戊されていることを特徴とする。
本発明では、映像信号線を複数本1組で共通接続し、走
査信号線は従来通り上水平走査ごとに配線することによ
り,映像信号線が断線しても補償され、また、映像信号
線と走査信号線とが短絡しても、その短絡箇所を挟む映
像信号線をレーザ等により切断することにより補修され
る。さらに、画素電極を隣接する走査信号線に重ね合わ
せることができるので、付加容量を形成できる。
査信号線は従来通り上水平走査ごとに配線することによ
り,映像信号線が断線しても補償され、また、映像信号
線と走査信号線とが短絡しても、その短絡箇所を挟む映
像信号線をレーザ等により切断することにより補修され
る。さらに、画素電極を隣接する走査信号線に重ね合わ
せることができるので、付加容量を形成できる。
以下、本発明の構戊について,アクティブ・マトリク入
方式のカラー液品表示装置に本発明を適用した実施例と
ともに説明する。
方式のカラー液品表示装置に本発明を適用した実施例と
ともに説明する。
なお,実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
実施例 工
第1図は本発明の第工の実施例のアクティブ・マトリッ
クス方式のカラー液晶表示装置の液晶表示部を示す等価
回路図、第2A図は第1図の液晶表示装置の一画素とそ
の周辺を示す平面図であり、第2B図は第2A図のII
B−[[B切断線における断面と表示パネルのシール部
付近の断面を示す図であり、第2C図は第2A図のnc
−nc切断線における断面図である。また、第3図(要
部平面図)には、第2A図に示す画素を複数配置したと
きの平面図を示す。
クス方式のカラー液晶表示装置の液晶表示部を示す等価
回路図、第2A図は第1図の液晶表示装置の一画素とそ
の周辺を示す平面図であり、第2B図は第2A図のII
B−[[B切断線における断面と表示パネルのシール部
付近の断面を示す図であり、第2C図は第2A図のnc
−nc切断線における断面図である。また、第3図(要
部平面図)には、第2A図に示す画素を複数配置したと
きの平面図を示す。
《画素配置》
第2A図に示すように,各画素は、隣接する2本の走査
信号線(ゲート信号線又は水平信号線)GLと、隣接す
る2本の映像信号線(ドレイン信号線又は垂直信号m)
DLとの交差領域内(4本の信号線で囲まれた領域内)
に配置されている。各画素は薄膜トランジスタTFT、
画素電極ITO1及び付加容量C addを含む。走査
信号線GLは、列方向に延在し、行方向に複数本配置さ
れている。
信号線(ゲート信号線又は水平信号線)GLと、隣接す
る2本の映像信号線(ドレイン信号線又は垂直信号m)
DLとの交差領域内(4本の信号線で囲まれた領域内)
に配置されている。各画素は薄膜トランジスタTFT、
画素電極ITO1及び付加容量C addを含む。走査
信号線GLは、列方向に延在し、行方向に複数本配置さ
れている。
映像信号線DLは、行方向に延在し、列方向に複数本配
置されている。
置されている。
《表示パネル全体等価回路》
この液晶表示部装置の等価回路を第1図に示す。
XiG,Xi+IG,・・・は、緑色フィルタGが形成
される画素に接続された映像信号線DLである。
される画素に接続された映像信号線DLである。
XiB,Xi+IB,・・・は、青色フィルタBが形戊
される画素に接続された映像信号線DLである。
される画素に接続された映像信号線DLである。
XiR,Xi+IR,・・・は、赤色フィルタRが形成
される画素に接続された映像信号線DLである。
される画素に接続された映像信号線DLである。
これらの映像信号線DLは、2つの映像信号開動回路で
交互に選択される(映像信号廓動回路はもちろん1つで
もよい)。Y1は第3図及び第7図に示す画素列Y1を
選択する走査信号線GLである。同様に,Y2,Y3,
・・・の夫々は、画素列Y2,Y3,・・・の夫々を選
択する走査信号線GLである。これらの走査信号iGL
は、垂直走査回路に接続されている。
交互に選択される(映像信号廓動回路はもちろん1つで
もよい)。Y1は第3図及び第7図に示す画素列Y1を
選択する走査信号線GLである。同様に,Y2,Y3,
・・・の夫々は、画素列Y2,Y3,・・・の夫々を選
択する走査信号線GLである。これらの走査信号iGL
は、垂直走査回路に接続されている。
《付加容量C addの構造》
透明画素電極E1〜E3の夫々は、蒲膜トランジスタT
FTと接続される端部と反対側の端部において、隣りの
走査信号線OLと重なるよう,L字状に屈折して形成さ
れている。この重ね合せは、第2C図からも明らかなよ
うに、透明画素電極E1〜E3の夫々を一方の電極PL
2とし、隣りの走査信号線GLを他方の電極PLIとす
る保持容量素子(静電容量素子)Caddを構或する。
FTと接続される端部と反対側の端部において、隣りの
走査信号線OLと重なるよう,L字状に屈折して形成さ
れている。この重ね合せは、第2C図からも明らかなよ
うに、透明画素電極E1〜E3の夫々を一方の電極PL
2とし、隣りの走査信号線GLを他方の電極PLIとす
る保持容量素子(静電容量素子)Caddを構或する。
この保持容量素子C addのvI電体膜は、薄膜トラ
ンジスタTFTのゲート絶縁膜として使用される絶縁膜
GIと同一層で構戊されている。
ンジスタTFTのゲート絶縁膜として使用される絶縁膜
GIと同一層で構戊されている。
保持容量Caddは、第4図からも明らかなように、ゲ
ート線GLの1層目glの幅を広げた部分に形成されて
いる。なお、ドレイン線DLと交差する部分の層g1は
ドレイン線との短終の確率を小さくするため細くされて
いる。
ート線GLの1層目glの幅を広げた部分に形成されて
いる。なお、ドレイン線DLと交差する部分の層g1は
ドレイン線との短終の確率を小さくするため細くされて
いる。
保持容量素子C addを構成するために重ね合わされ
る透明画素電極E1〜E3の夫々と容i電極線(g4)
との間の一部には、前記ソース電極SD1と同様に、段
差形状を乗り越える際に透明画素電極IT○1が断線し
ないように、第1導電膜d1及び第2導電IP1d2で
構威された島領域が設けられている。この島領域は,透
明画素電極ITO1の面積(開口率)を低下しないよう
に、できる限り小さく構成する。
る透明画素電極E1〜E3の夫々と容i電極線(g4)
との間の一部には、前記ソース電極SD1と同様に、段
差形状を乗り越える際に透明画素電極IT○1が断線し
ないように、第1導電膜d1及び第2導電IP1d2で
構威された島領域が設けられている。この島領域は,透
明画素電極ITO1の面積(開口率)を低下しないよう
に、できる限り小さく構成する。
TFTを走査信号線GLと映像信号線DLに接続し、画
素電極ITOIを介して液晶LCを開動する回路におい
て、画素電極ITOIと隣接する走査信号t%GLとの
間に付加容量C addを形成されている。また、映像
信号線DL2本ごとに共通端子XiG.XiB.XiR
、・・・{こ接続し,第1図の一点鎖線で囲んだ部分を
1画素として陳動する。
素電極ITOIを介して液晶LCを開動する回路におい
て、画素電極ITOIと隣接する走査信号t%GLとの
間に付加容量C addを形成されている。また、映像
信号線DL2本ごとに共通端子XiG.XiB.XiR
、・・・{こ接続し,第1図の一点鎖線で囲んだ部分を
1画素として陳動する。
このような構或により、第1図に示すように、映像信号
線DLの断線が例えばbの箇所で生じても、信号電圧は
当該映像信号線DLに接続されたすべてのTFTに供給
されるため、欠陥となることはない。また、走査信号線
GLと映像信号線DLとの短絡(G/D間ショート)が
例えばs1の箇所で生じた場合は、その上下の×で示す
箇所でレーザー等を用いて切断することにより、欠陥を
排除できる。このときのレーザーパターンを第2A図の
r1で示す。さらに、第8図に示すように、TFTのゲ
ート電極GTとドレイン電GI S D 2との短絡が
例えばs2の箇所で生じた場合は、その上下の×で示す
箇所でレーザー等を用いて切断することにより、欠陥を
排除できる。このときのレーザーパターンを第2A図の
r2で示す。
線DLの断線が例えばbの箇所で生じても、信号電圧は
当該映像信号線DLに接続されたすべてのTFTに供給
されるため、欠陥となることはない。また、走査信号線
GLと映像信号線DLとの短絡(G/D間ショート)が
例えばs1の箇所で生じた場合は、その上下の×で示す
箇所でレーザー等を用いて切断することにより、欠陥を
排除できる。このときのレーザーパターンを第2A図の
r1で示す。さらに、第8図に示すように、TFTのゲ
ート電極GTとドレイン電GI S D 2との短絡が
例えばs2の箇所で生じた場合は、その上下の×で示す
箇所でレーザー等を用いて切断することにより、欠陥を
排除できる。このときのレーザーパターンを第2A図の
r2で示す。
さらに、1画素内でTFTと画素電極IT○1が複数に
分割されているため(第1図では4分割)、例えばlつ
のTFTが損傷している場合でも、残りのTFTが正常
なため、1画素全体で見れば点欠陥でなくなるので、点
欠陥の確率を低減でき、また欠陥を見にくくすることが
できる。
分割されているため(第1図では4分割)、例えばlつ
のTFTが損傷している場合でも、残りのTFTが正常
なため、1画素全体で見れば点欠陥でなくなるので、点
欠陥の確率を低減でき、また欠陥を見にくくすることが
できる。
《付加容量Caddの等価回路とその動作》第2A図に
示される画素の等価回路を第8図に示す。第8図におい
て、Cgsは薄膜トランジスタTFTのゲート電極GT
及びソース電isD1間に形威される寄生容量である。
示される画素の等価回路を第8図に示す。第8図におい
て、Cgsは薄膜トランジスタTFTのゲート電極GT
及びソース電isD1間に形威される寄生容量である。
寄生容量Cgsの誘電体膜は絶縁膜GIである。C p
ixは透明画素電極IT○1 (P I X)及び共通
透明画素電極ITO2(COM)間で形成される液晶容
量である。液晶容量C pixの誘電体膜は液晶LC.
保護膜PS■1及び配向膜○RII,ORI2である。
ixは透明画素電極IT○1 (P I X)及び共通
透明画素電極ITO2(COM)間で形成される液晶容
量である。液晶容量C pixの誘電体膜は液晶LC.
保護膜PS■1及び配向膜○RII,ORI2である。
Vl.cは中点電位である。
前記保持容量素子C addは、TFTがスイッチング
するとき、中点電位(画素電極電位)Vlcに対するゲ
ート電位変化Δvgの影響を低減するように働く。この
様子を式で表すと ΔV 1c= {(Cgs/ (Cgs+Cadd+C
pix)) XΔVgとなる。ここでΔVlcはΔVg
による中点電位の変化分を表わす。この変化分ΔVie
は液晶に加わる直流成分の原因となるが、保持容ica
ddを大きくすればする程その値を小さくすることがで
きる。
するとき、中点電位(画素電極電位)Vlcに対するゲ
ート電位変化Δvgの影響を低減するように働く。この
様子を式で表すと ΔV 1c= {(Cgs/ (Cgs+Cadd+C
pix)) XΔVgとなる。ここでΔVlcはΔVg
による中点電位の変化分を表わす。この変化分ΔVie
は液晶に加わる直流成分の原因となるが、保持容ica
ddを大きくすればする程その値を小さくすることがで
きる。
また,保持容量C addは放電時間を長くする作用も
あり、TFTがオフした後の映像情報を長く蓄積する。
あり、TFTがオフした後の映像情報を長く蓄積する。
液晶LCに印加される直流或分の低減は、液晶LCの寿
命を向上し、液晶表示画面の切り替え時に前の画像が残
る所謂焼き付きを低減することができる。
命を向上し、液晶表示画面の切り替え時に前の画像が残
る所謂焼き付きを低減することができる。
前述したように、ゲート電極GTは半導体層ASを完全
に覆うよう大きくされている分、ソース・ドレイン電極
SDI、SD2とのオーバラップ面積が増え、従って寄
生容i C g sが大きくなり中点電位■↓Cはゲー
ト(走査)信号Vgの影響を受け易くなるという逆効果
が生じる。しかし、保持容icaddを設けることによ
りこのデメリットも解消することができる。
に覆うよう大きくされている分、ソース・ドレイン電極
SDI、SD2とのオーバラップ面積が増え、従って寄
生容i C g sが大きくなり中点電位■↓Cはゲー
ト(走査)信号Vgの影響を受け易くなるという逆効果
が生じる。しかし、保持容icaddを設けることによ
りこのデメリットも解消することができる。
前記保持容量素子C addの保持容量は、画素の書込
特性から、液晶容量C pixに対して4〜8倍(4・
Cpix< Cadd<8・Cpix).重ね合せ容量
Cgsに対して8〜32倍(8・C gs< C ad
d< 32・C gs)程度の値に設定する。
特性から、液晶容量C pixに対して4〜8倍(4・
Cpix< Cadd<8・Cpix).重ね合せ容量
Cgsに対して8〜32倍(8・C gs< C ad
d< 32・C gs)程度の値に設定する。
《付加容量C add電極線の結線方法》容量電極線と
してのみ使用される最終段の走査信号線OL(又は初段
の走査信号線GL)は,第1図に示すように、共通透明
画素電極(VcomHTO2に接続する。共通透明画素
電極IT○2は、第2B図に示すように、液晶表示装置
の周縁部において銀ペースト材SLによって外部引出配
線に接続されている。しかも、この外部引出配線の一部
の導電層(gl及びg2)は走査信号IGLと同一製造
工程で構成されている。この結果、最終段の容量電極f
iGLは、共通透明画素電極ITO2に簡単に接続する
ことができる。
してのみ使用される最終段の走査信号線OL(又は初段
の走査信号線GL)は,第1図に示すように、共通透明
画素電極(VcomHTO2に接続する。共通透明画素
電極IT○2は、第2B図に示すように、液晶表示装置
の周縁部において銀ペースト材SLによって外部引出配
線に接続されている。しかも、この外部引出配線の一部
の導電層(gl及びg2)は走査信号IGLと同一製造
工程で構成されている。この結果、最終段の容量電極f
iGLは、共通透明画素電極ITO2に簡単に接続する
ことができる。
又は、第1図の点線で示すように,最終段(初段)の容
量電極腺GLを初段(最終段)の走査信号線GLに接続
しても良い。なお、この接続は液晶表示部内の内部配線
成は外部引出配線によって行うことができる。
量電極腺GLを初段(最終段)の走査信号線GLに接続
しても良い。なお、この接続は液晶表示部内の内部配線
成は外部引出配線によって行うことができる。
《付加容量C add走査信号による直流分相殺》本液
晶表示装置は、先に本願出願人によって出願された特願
昭62−95125号に記載される直流相殺方式(DC
キャンセル方式)に基づき、第9図(タイムチャート)
に示すように,走査信?線DLの恥動電圧を制御するこ
とによってさらに液晶LCに加わる直流或分を低減する
ことができる。第9図において、Viは任意の走査信号
線GLの開動電圧、Vi+1はその次段の走査信号線G
Lの駆動電圧である。Veeは走査信号線GLに印加さ
れるロウレベルの陳動電圧V d min、Vddは走
査信号線OLに印加されるハイレベルの邪動電圧V d
maxである。各時刻1=11〜t,における中点電
位Vlc(第8図参照)の電圧変化分△V■〜ΔV,は
次のようになる。
晶表示装置は、先に本願出願人によって出願された特願
昭62−95125号に記載される直流相殺方式(DC
キャンセル方式)に基づき、第9図(タイムチャート)
に示すように,走査信?線DLの恥動電圧を制御するこ
とによってさらに液晶LCに加わる直流或分を低減する
ことができる。第9図において、Viは任意の走査信号
線GLの開動電圧、Vi+1はその次段の走査信号線G
Lの駆動電圧である。Veeは走査信号線GLに印加さ
れるロウレベルの陳動電圧V d min、Vddは走
査信号線OLに印加されるハイレベルの邪動電圧V d
maxである。各時刻1=11〜t,における中点電
位Vlc(第8図参照)の電圧変化分△V■〜ΔV,は
次のようになる。
1=1,:ΔV 1. = ( G gs/ C )
・V 2t=t2: ΔVZ=+(C:gs/C)・(
V1 +V2)−(Cadd/C)・v2 1=1,:△V3=−(Cgs/C)・V1+(Cad
d/C)・(V↓+V2) 1=14:ΔV4= − (Cadd/ C )・V
1だだし、画素の合計の容fi: C = C gs
+ C pix +Cadd ここで、走査信号iGLに印加される暇動電圧が充分で
あれば(下記(注1参照),液晶LCに加わる直流電圧
は、 △V,十ΔV.=(Cadd−V2−Cgs−vL)/
Cとなるので、Cadd−V2=Cgs−Vlとすると
、液晶LCに加わる直流電圧は0になる。
・V 2t=t2: ΔVZ=+(C:gs/C)・(
V1 +V2)−(Cadd/C)・v2 1=1,:△V3=−(Cgs/C)・V1+(Cad
d/C)・(V↓+V2) 1=14:ΔV4= − (Cadd/ C )・V
1だだし、画素の合計の容fi: C = C gs
+ C pix +Cadd ここで、走査信号iGLに印加される暇動電圧が充分で
あれば(下記(注1参照),液晶LCに加わる直流電圧
は、 △V,十ΔV.=(Cadd−V2−Cgs−vL)/
Cとなるので、Cadd−V2=Cgs−Vlとすると
、液晶LCに加わる直流電圧は0になる。
【注1時刻t1、t2で走査線Viの変化分が中点電位
Viaに影響を及ぼすが、t2〜t3の期間に中点電位
Vlcは信号aXiを通じて映像信号電位と同じ電位に
される(映像信号の十分な書き込み〉。
Viaに影響を及ぼすが、t2〜t3の期間に中点電位
Vlcは信号aXiを通じて映像信号電位と同じ電位に
される(映像信号の十分な書き込み〉。
液晶にかかる電位はTFTがオフした直後の電位でほぼ
決定される(TFTオフ期間がオン期間より圧倒的に長
い)。従って、液晶にかかる直流分の計算は、期間tエ
〜t,はほぼ無視でき、TFTがオフ直後の電位、即ち
時刻t,、t4における過渡時の影響を考えれば良い。
決定される(TFTオフ期間がオン期間より圧倒的に長
い)。従って、液晶にかかる直流分の計算は、期間tエ
〜t,はほぼ無視でき、TFTがオフ直後の電位、即ち
時刻t,、t4における過渡時の影響を考えれば良い。
なお、映像信号Viはフレーム毎、或はライン毎に極性
が反転し、映像信号そのものによる直流分は零とされて
いる。
が反転し、映像信号そのものによる直流分は零とされて
いる。
つまり、直流相殺方式は、重ね合せ容fcgsによる中
点電位Vlcの引き込みによる低下分を、保持容量素子
C add及び次段の走査信号線GL(容量電極線)に
印加される廓動電圧によって押し上げ、液晶LCに加わ
る直流成分を極めて小さくすることができる。この結果
,液晶表示装置は液晶LCの寿命を向上することができ
る。勿論,遮光効果を上げるためにゲートGTを大きく
した場合、それに伴って保持容量C a d dの値を
大きくすれば良い。
点電位Vlcの引き込みによる低下分を、保持容量素子
C add及び次段の走査信号線GL(容量電極線)に
印加される廓動電圧によって押し上げ、液晶LCに加わ
る直流成分を極めて小さくすることができる。この結果
,液晶表示装置は液晶LCの寿命を向上することができ
る。勿論,遮光効果を上げるためにゲートGTを大きく
した場合、それに伴って保持容量C a d dの値を
大きくすれば良い。
《パネル断面全体構造》
第2B図に示すように、液晶層LCを基準に下部透明ガ
ラス基板SUBI側には薄膜トランジスタTFT及び透
明画素電極IT○1が形成され,上部透明ガラス基板S
UBZ側には、カラーフィルタFIL、遮光用ブラック
マトリクスパターンBMが形成されている。下部透明ガ
ラス基板SUBl側は、例えば、1.1 [mm1程度
の厚さで構成されている。
ラス基板SUBI側には薄膜トランジスタTFT及び透
明画素電極IT○1が形成され,上部透明ガラス基板S
UBZ側には、カラーフィルタFIL、遮光用ブラック
マトリクスパターンBMが形成されている。下部透明ガ
ラス基板SUBl側は、例えば、1.1 [mm1程度
の厚さで構成されている。
第2B図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板SUB1及びSUB2の左側縁部
分で外部引出配線の存在する部分の断面を示している。
左側は透明ガラス基板SUB1及びSUB2の左側縁部
分で外部引出配線の存在する部分の断面を示している。
右側は、透明ガラス基板SUBI及びSUB2の右側林
部分で外部引出配線の存在しない部分の断面を示してい
る。
部分で外部引出配線の存在しない部分の断面を示してい
る。
第2B図の左側、右側の夫々に示すシール材SLは、液
晶LCを封止するように構戊されており、液晶封入口(
図示していない)を除く透明ガラス基板SUBI及びS
UB2の縁周囲全体に沿って形成されている。シール材
SLは、例えば,エボキシ樹脂で形成されている。
晶LCを封止するように構戊されており、液晶封入口(
図示していない)を除く透明ガラス基板SUBI及びS
UB2の縁周囲全体に沿って形成されている。シール材
SLは、例えば,エボキシ樹脂で形成されている。
前記上部透明ガラス基板SUB2例の共通透明画素電極
ITO2は、少なくとも一個所において、銀ペースト材
SILによって、下部透明ガラス基板SUBI側に形成
された外部引出配線に接続されている。この外部引出配
線は、前述したゲート電極GT、ソース電極SDI、ド
レイン電極SD2の夫々と同一製造工程で形成される。
ITO2は、少なくとも一個所において、銀ペースト材
SILによって、下部透明ガラス基板SUBI側に形成
された外部引出配線に接続されている。この外部引出配
線は、前述したゲート電極GT、ソース電極SDI、ド
レイン電極SD2の夫々と同一製造工程で形成される。
配向膜ORII及び○RI2.透明画素電極ITo、共
通透明画素電極IT○、保護膜PSVI及びPSV2、
MAa膜GIの夫々の層は、シール材SLの内側に形成
される.偏光板POLは、下部透明ガラス基板SUBI
、上部透明ガラス基板SUB2の夫々の外側の表面に形
威されている。
通透明画素電極IT○、保護膜PSVI及びPSV2、
MAa膜GIの夫々の層は、シール材SLの内側に形成
される.偏光板POLは、下部透明ガラス基板SUBI
、上部透明ガラス基板SUB2の夫々の外側の表面に形
威されている。
液晶LCは,液晶分子の向きを設定する下部配向膜○R
II及び上部配向膜○RI2の間に封入され,シール部
SLよってシールされている。
II及び上部配向膜○RI2の間に封入され,シール部
SLよってシールされている。
千部配向膜ORIIは、下部透明ガラス基板SUBI側
の保護膜PSVIの上部に形成される。
の保護膜PSVIの上部に形成される。
上部透明ガラス基板SUB2の内側(液晶側)の表面に
は、遮光膜BM.カラーフィルタFIL、保護膜PSV
2、共通透明画素電極(COM)ITO2及び上部配向
膜○RI2が順次積層して設けられている. この液晶表示装置は、下部透明ガラス基板SUBl側、
上部透明ガラス基板SUBZ側の夫々の層を別々に形成
し、その後、上下透明ガラス基板SUBI及びSUB2
を重ね合せ、両者間に液晶LCを封入することによって
組み立てられる。
は、遮光膜BM.カラーフィルタFIL、保護膜PSV
2、共通透明画素電極(COM)ITO2及び上部配向
膜○RI2が順次積層して設けられている. この液晶表示装置は、下部透明ガラス基板SUBl側、
上部透明ガラス基板SUBZ側の夫々の層を別々に形成
し、その後、上下透明ガラス基板SUBI及びSUB2
を重ね合せ、両者間に液晶LCを封入することによって
組み立てられる。
《薄膜トランジスタTFT>
薄膜トランジスタTFTは、ゲート電極GTに正のバイ
アスを印加すると、ソースードレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように動作する。
アスを印加すると、ソースードレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように動作する。
各画素の薄膜トランジスタTFTは、画素内において2
つ(複数)に分割され、薄膜トランジスタ(分割薄膜ト
ランジスタ)TFTI及びTFT2で構成されている。
つ(複数)に分割され、薄膜トランジスタ(分割薄膜ト
ランジスタ)TFTI及びTFT2で構成されている。
薄膜トランジスタTFTI.TFT2の夫々は、実質的
に同一サイズ(チャンネル長と幅が同じ)で構成されて
いる。この分割された薄膜トランジスタTFT1、TF
T2の夫々は、主に、ゲート電極GT、ゲート絶縁膜G
I、i型(真性、intrinsic、導電型決定不純
物がドープされていない)非晶質Si半導体層AS、一
対のソース電極SDI及びドレイン電1sD2で構成さ
れている。なお,ソース・ドレインは本来その間のバイ
アス極性によって決まり、本表示装置の回路ではその極
性は動作中反転するので、ソース・ドレインは動作中入
れ替わると理解されたい.しかし以下の説明でも、便宜
上一方をソース、他方をドレインと固定して表現する。
に同一サイズ(チャンネル長と幅が同じ)で構成されて
いる。この分割された薄膜トランジスタTFT1、TF
T2の夫々は、主に、ゲート電極GT、ゲート絶縁膜G
I、i型(真性、intrinsic、導電型決定不純
物がドープされていない)非晶質Si半導体層AS、一
対のソース電極SDI及びドレイン電1sD2で構成さ
れている。なお,ソース・ドレインは本来その間のバイ
アス極性によって決まり、本表示装置の回路ではその極
性は動作中反転するので、ソース・ドレインは動作中入
れ替わると理解されたい.しかし以下の説明でも、便宜
上一方をソース、他方をドレインと固定して表現する。
《ゲート電極aT>
ゲート電極GTは、第4図(第2A図の層g1、g2及
びASのみを描いた平面図)に詳細に示すように、走査
信号線GLから垂直方向(第2A図及び第4図において
上方向)に突出する形状で構成されている(丁字形状に
分岐されている)。ゲート電極GTは、薄膜トランジス
タTFTI.TFT2の夫々の形成領域まで突出するよ
うに構或されている。薄膜トランジスタTFT1、TF
T2の夫々のゲート電極GTは、一体に(共通ゲート電
極として)構成されており、走査信号線GLに連続して
形成されている。ゲート電極GTは、薄膜トランジスタ
TFTの形成領域において大きい段差を作らないように
、単層の第1導電膜g1で構或する。第1導電膜g1は
、例えばスパッタで形成されたクロム(Cr)膜を用い
、1000[人コ程度の膜厚で形成する。
びASのみを描いた平面図)に詳細に示すように、走査
信号線GLから垂直方向(第2A図及び第4図において
上方向)に突出する形状で構成されている(丁字形状に
分岐されている)。ゲート電極GTは、薄膜トランジス
タTFTI.TFT2の夫々の形成領域まで突出するよ
うに構或されている。薄膜トランジスタTFT1、TF
T2の夫々のゲート電極GTは、一体に(共通ゲート電
極として)構成されており、走査信号線GLに連続して
形成されている。ゲート電極GTは、薄膜トランジスタ
TFTの形成領域において大きい段差を作らないように
、単層の第1導電膜g1で構或する。第1導電膜g1は
、例えばスパッタで形成されたクロム(Cr)膜を用い
、1000[人コ程度の膜厚で形成する。
このゲート電極GTは、第2A図、第2B図及び第4図
に示されているように、半導体層ASを完全に覆うよう
(下方からみて)それより太き目に形成される。従って
、基板SUBIの下方に蛍光灯等のバックライトBLを
取付けた場合、この不透明のCrゲート電極GTが影と
なって、半導体,IQAsにはバックライト光が当たら
ず,光照射による導ffllすなわちTFTのオフ特性
劣化は起きにくくなる。なお、ゲート電極GTの本来の
大きさは、ソース・ドレイン電極SDIとSD2間をま
たがるに最低限必要な(ゲート電極とソース・トレイン
電極の位置合わせ余裕分も含めて)幅を持ち、チャンネ
ル幅Wを決めるその奥行き長さはソース・ドレイン電極
間の距離(チャンネル長)Lとの比、即ち相互コンダク
タンスgmを決定するファクタW/Lをいくつにするか
によって決められる。
に示されているように、半導体層ASを完全に覆うよう
(下方からみて)それより太き目に形成される。従って
、基板SUBIの下方に蛍光灯等のバックライトBLを
取付けた場合、この不透明のCrゲート電極GTが影と
なって、半導体,IQAsにはバックライト光が当たら
ず,光照射による導ffllすなわちTFTのオフ特性
劣化は起きにくくなる。なお、ゲート電極GTの本来の
大きさは、ソース・ドレイン電極SDIとSD2間をま
たがるに最低限必要な(ゲート電極とソース・トレイン
電極の位置合わせ余裕分も含めて)幅を持ち、チャンネ
ル幅Wを決めるその奥行き長さはソース・ドレイン電極
間の距離(チャンネル長)Lとの比、即ち相互コンダク
タンスgmを決定するファクタW/Lをいくつにするか
によって決められる。
本実施例におけるゲート電極の大きさは勿論、上述した
本来の大きさよりも大きくされる。
本来の大きさよりも大きくされる。
ゲート電極GTのゲート及び遮光の機能面からだけで考
えれば、ゲート電極及びその配aGLは単一の層で一体
に形威しても良く、この場合不透明導電材料としてSi
を含有させたAl.純AL.及びPdを含有させたA1
等を選ぶことができる。
えれば、ゲート電極及びその配aGLは単一の層で一体
に形威しても良く、この場合不透明導電材料としてSi
を含有させたAl.純AL.及びPdを含有させたA1
等を選ぶことができる。
《走査信号線OL>
前記走査信号線OLは、第工導電膜g1及びその上部に
設けられた第2導電膜g2からなる複合膜で構威されて
いる。この走査信号線GLの第1導電膜glは、前記ゲ
ート電極GTの第工導電膜glと同一製造工程で形威さ
れ、かつ一体に構成されている。第2導電膜g2は、例
えば、スパッタで形成されたアルミニウム(AQ)膜を
用い、2000〜4000C人]程度の膜厚で形成する
。第2導電膜g2は、走査信号線GLの抵抗値を低減し
、信号伝達速度の高速化(画素の情報の書込特性向上)
を図ることができるように構成されている。
設けられた第2導電膜g2からなる複合膜で構威されて
いる。この走査信号線GLの第1導電膜glは、前記ゲ
ート電極GTの第工導電膜glと同一製造工程で形威さ
れ、かつ一体に構成されている。第2導電膜g2は、例
えば、スパッタで形成されたアルミニウム(AQ)膜を
用い、2000〜4000C人]程度の膜厚で形成する
。第2導電膜g2は、走査信号線GLの抵抗値を低減し
、信号伝達速度の高速化(画素の情報の書込特性向上)
を図ることができるように構成されている。
また、走査信号線GLは、第1導電膜g1の幅寸広に比
べて第2導電膜g2の幅寸法を小さく構或している。す
なわち、走査信号線GLは、その側壁の段差形状がゆる
やかになっている。
べて第2導電膜g2の幅寸法を小さく構或している。す
なわち、走査信号線GLは、その側壁の段差形状がゆる
やかになっている。
《ゲート絶縁膜GI>
絶縁膜Glは,薄膜トランジスタTFTI、TFT2の
夫々のゲート絶縁膜として使用される。
夫々のゲート絶縁膜として使用される。
絶縁膜GIは、ゲート電極GT及び走査信号aGLの上
層に形威されている。ti@R膜Glは、例えば、プラ
ズマCVDで形成された窒化珪素膜を用い、3000[
:入]程度の膜厚で形成する。
層に形威されている。ti@R膜Glは、例えば、プラ
ズマCVDで形成された窒化珪素膜を用い、3000[
:入]程度の膜厚で形成する。
《半導体層AS>
i型半導体WASは、第4図に示すように、複数に分割
された薄膜トランジスタTFTI、TFT2の夫々のチ
ャネル形成領域として使用される。
された薄膜トランジスタTFTI、TFT2の夫々のチ
ャネル形成領域として使用される。
i型半導体IAsは、アモーファスシリコン膜又は多結
晶シリコン膜で形威し、約1800C人コ程度の膜厚で
形成する。
晶シリコン膜で形威し、約1800C人コ程度の膜厚で
形成する。
このi型半導体層ASは、供給ガスの或分を変えてSi
,N4ゲート絶縁膜Glの形戒に連続して、同じプラズ
マCVD装置で、しかもその装置から外部に露出するこ
となく形成される。また,オーミックコンタクト用のP
をドープしたN”層dO(第2B図)も同様に連続して
約400[人コの厚さに形成される。しかる後下側基板
SUBIはcvD装置から外に取り出され、写真処理技
術により、N+層do及びi層ASは第2A図、第2B
図及び第4図に示すように独立した島にパターニングさ
れる。
,N4ゲート絶縁膜Glの形戒に連続して、同じプラズ
マCVD装置で、しかもその装置から外部に露出するこ
となく形成される。また,オーミックコンタクト用のP
をドープしたN”層dO(第2B図)も同様に連続して
約400[人コの厚さに形成される。しかる後下側基板
SUBIはcvD装置から外に取り出され、写真処理技
術により、N+層do及びi層ASは第2A図、第2B
図及び第4図に示すように独立した島にパターニングさ
れる。
i型半導体層ASは、第2A図及び第4図に詳細に示す
ように、走査信号線OLと映像信号線DLとの交差部(
クロスオーバ部)の両者間にも設けられている。この交
差部i型半導体層ASは、交差部における走査信号線G
Lと映像信号線DLとの短絡を低減するように構威され
ている。
ように、走査信号線OLと映像信号線DLとの交差部(
クロスオーバ部)の両者間にも設けられている。この交
差部i型半導体層ASは、交差部における走査信号線G
Lと映像信号線DLとの短絡を低減するように構威され
ている。
《ソース・ドレイン電極SDI、SD2>複数に分割さ
れた薄膜トランジスタTFTI、TFT2の夫々のソー
ス電極SDIとドレイン電極SD2とは、第2A図、第
2B図及び第5図(第2A図のldl〜d3のみを描い
た平面図)で詳細に示すように、半導体層AS上に夫々
離隔して設けられている。
れた薄膜トランジスタTFTI、TFT2の夫々のソー
ス電極SDIとドレイン電極SD2とは、第2A図、第
2B図及び第5図(第2A図のldl〜d3のみを描い
た平面図)で詳細に示すように、半導体層AS上に夫々
離隔して設けられている。
ソース電極SDI、ドレイン電極SD2の夫々は、N+
型半導体層dOに接触する下層側から、第1導電膜dl
、第2導電膜d2、第3導電膜d3を順次重ね合わせて
構戊されている。ソース電極SDIの第1導電膜d1、
第2導電膜d2及び第3導電膜d3は,ドレイン電極S
D2の夫々と同一製造工程で形成される。
型半導体層dOに接触する下層側から、第1導電膜dl
、第2導電膜d2、第3導電膜d3を順次重ね合わせて
構戊されている。ソース電極SDIの第1導電膜d1、
第2導電膜d2及び第3導電膜d3は,ドレイン電極S
D2の夫々と同一製造工程で形成される。
第1導電膜d1は、スパッタで形成したクロム膜を用い
、SOO〜1000[人]の膜厚(本実施例では、60
0[入コ程度の膜厚)で形成する。クロム膜は、膜厚を
厚く形成するとストレスが大きくなるので,2000[
人コ程度の膜厚を越えない範囲で形成する。
、SOO〜1000[人]の膜厚(本実施例では、60
0[入コ程度の膜厚)で形成する。クロム膜は、膜厚を
厚く形成するとストレスが大きくなるので,2000[
人コ程度の膜厚を越えない範囲で形成する。
クロム膜は、N+型半導体層doとの接触が良好である
。クロム膜は,後述する第2導電膜d2のアルミニウム
がN+型半導体J??dOに拡散することを防止する、
所謂バリア層を構成する。第1導電膜d1としては、ク
ロム膜の他に、高融点金属( M o , T i ,
T a , W )膜、高融点金属シリサイド(Mo
Si2.TiSi..TaSi,,WSj.)膜で形戊
してもよい。
。クロム膜は,後述する第2導電膜d2のアルミニウム
がN+型半導体J??dOに拡散することを防止する、
所謂バリア層を構成する。第1導電膜d1としては、ク
ロム膜の他に、高融点金属( M o , T i ,
T a , W )膜、高融点金属シリサイド(Mo
Si2.TiSi..TaSi,,WSj.)膜で形戊
してもよい。
第工導電膜d1を写真処理でパターニングした後、同じ
写真処理用マスクで或は第1導電膜d1をマスクとして
N+層doが除去される。つまり、i NA S上に残
っていたN+層doは第l導電膜d1以外の部分がセル
ファラインで除去される。
写真処理用マスクで或は第1導電膜d1をマスクとして
N+層doが除去される。つまり、i NA S上に残
っていたN+層doは第l導電膜d1以外の部分がセル
ファラインで除去される。
このとき、N+層doはその厚さ分は全て除去されるよ
うエッチされるのでi /i A Sも若干その表面部
分でエッチされるが,その程度はエッチ時間で制御すれ
ば良い。
うエッチされるのでi /i A Sも若干その表面部
分でエッチされるが,その程度はエッチ時間で制御すれ
ば良い。
しかる後第2導電膜d2が、アルミニウムのスパッタリ
ングで3000〜4000[入]の膜厚く本実施例では
, 3000[A]程度の膜厚)に形成される。アルミ
ニウム膜は、クロム膜に比べてストレスが小さく、厚い
膜厚に形成することが可能で、ソース電極SDI.ドレ
イン電極SD2及び映像信号線DLの抵抗値を低減する
ように構或されている。第2導電膜d2としては,アル
ミニウム膜の他に、シリコン(Si)や銅(Cu)を添
加物として含有させたアルミニウム膜で形成してもよい
。
ングで3000〜4000[入]の膜厚く本実施例では
, 3000[A]程度の膜厚)に形成される。アルミ
ニウム膜は、クロム膜に比べてストレスが小さく、厚い
膜厚に形成することが可能で、ソース電極SDI.ドレ
イン電極SD2及び映像信号線DLの抵抗値を低減する
ように構或されている。第2導電膜d2としては,アル
ミニウム膜の他に、シリコン(Si)や銅(Cu)を添
加物として含有させたアルミニウム膜で形成してもよい
。
第2導電膜d2の写真処理技術によるパタ一二ング後第
3導電膜d3が形成される。この第3導電膜d3はスパ
ッタリングで形成された透明導電膜(Induim−T
in−Oxide I T O :ネサ膜)から或り、
l000〜2000[入コの膜厚(本実施例では、12
00[入]程度の膜厚)で形成される。この第3導’R
膜d3は、ソース電極SDI、ドレイン電極SD2及び
映像信号線DLを構戊すると共に、透明画素電極ITO
1を構成するようになっている。
3導電膜d3が形成される。この第3導電膜d3はスパ
ッタリングで形成された透明導電膜(Induim−T
in−Oxide I T O :ネサ膜)から或り、
l000〜2000[入コの膜厚(本実施例では、12
00[入]程度の膜厚)で形成される。この第3導’R
膜d3は、ソース電極SDI、ドレイン電極SD2及び
映像信号線DLを構戊すると共に、透明画素電極ITO
1を構成するようになっている。
ソース電極SDIの第1導電膜d1、ドレイン電極SD
2の第↓導電膜diの夫々は、上層の第2導電膜d2及
び第3導電膜d3に比べて内側に(チャンネル領域内に
)大きく入り込んでいる。
2の第↓導電膜diの夫々は、上層の第2導電膜d2及
び第3導電膜d3に比べて内側に(チャンネル領域内に
)大きく入り込んでいる。
つまり,これらの部分における第1導電膜d1は、層d
2、d3とは無関係に薄膜トランジスタTFTのゲート
長Lを規定できるように構或されている。
2、d3とは無関係に薄膜トランジスタTFTのゲート
長Lを規定できるように構或されている。
ソース電極SDIは、前記のように、透明画素電極IT
OIに接続されている。ソース電極SDIは、i型半導
体層ASの段差形状(第1導電膜g1の膜厚.N”Nd
Oの膜厚及びi型半導体層ASの膜厚とを加算した膜厚
に相当する段差)に沿って構威されている。具体的には
、ソース電極SDIは、i型半導体層ASの段差形状に
沿って形成された第↓導電膜d1と,この第1導電膜d
1の上部にそれに比べて透明画素電極ITOIと接続さ
れる側を小さいサイズで形戊した第2導電膜d2と,こ
の第2導電膜から露出する第1導電膜d1に接続された
第3導電膜d3とで構成されている。ソース電極SDI
の第2導電膜d2は、第1導電膜d1のクロム膜がスト
レスの増大から厚く形戒できず、i型半導体層ASの段
差形状を乗り越えられないので,このi型半導体層As
を乗り越えるために構或されている。つまり,第2導電
膜d2は、厚く形成することでステップカバレッジを向
上している.第2導電膜d2は、厚く形成できるので、
ソース電極sD1の抵抗値(ドレイン電極SD2や映像
信号線DLについても同様)の低減に大きく寄与してい
る。第3導電膜d3は、第2導電膜d2のi型半導体I
Asに起因する段差形状を乗り越えることができないの
で、第2導電膜d2のサイズを小さくすることで露出す
る第1導電膜d1に接続するように構或されている.第
1導電膜d1と第3導電膜d3とは、接着性が良好であ
るばかりか、両者間の接続部の段差形状が小さいので,
確実に接続することができる。
OIに接続されている。ソース電極SDIは、i型半導
体層ASの段差形状(第1導電膜g1の膜厚.N”Nd
Oの膜厚及びi型半導体層ASの膜厚とを加算した膜厚
に相当する段差)に沿って構威されている。具体的には
、ソース電極SDIは、i型半導体層ASの段差形状に
沿って形成された第↓導電膜d1と,この第1導電膜d
1の上部にそれに比べて透明画素電極ITOIと接続さ
れる側を小さいサイズで形戊した第2導電膜d2と,こ
の第2導電膜から露出する第1導電膜d1に接続された
第3導電膜d3とで構成されている。ソース電極SDI
の第2導電膜d2は、第1導電膜d1のクロム膜がスト
レスの増大から厚く形戒できず、i型半導体層ASの段
差形状を乗り越えられないので,このi型半導体層As
を乗り越えるために構或されている。つまり,第2導電
膜d2は、厚く形成することでステップカバレッジを向
上している.第2導電膜d2は、厚く形成できるので、
ソース電極sD1の抵抗値(ドレイン電極SD2や映像
信号線DLについても同様)の低減に大きく寄与してい
る。第3導電膜d3は、第2導電膜d2のi型半導体I
Asに起因する段差形状を乗り越えることができないの
で、第2導電膜d2のサイズを小さくすることで露出す
る第1導電膜d1に接続するように構或されている.第
1導電膜d1と第3導電膜d3とは、接着性が良好であ
るばかりか、両者間の接続部の段差形状が小さいので,
確実に接続することができる。
《画素電極ITOI>
前記透明画素電極IT○1は、各画素毎に設けられてお
り、液晶表示部の画素電極の一方を構或する。透明画素
電極IT○1は、画素の複数に分割された薄膜トランジ
スタTFT1、TFT2の夫々に対応して3つの透明画
素電極(分割透明画素電極)El、E2に分割されてい
る。透明画素電極El.E2は,各々、薄膜トランジス
タTFTのソース電極SDIに接続されている。
り、液晶表示部の画素電極の一方を構或する。透明画素
電極IT○1は、画素の複数に分割された薄膜トランジ
スタTFT1、TFT2の夫々に対応して3つの透明画
素電極(分割透明画素電極)El、E2に分割されてい
る。透明画素電極El.E2は,各々、薄膜トランジス
タTFTのソース電極SDIに接続されている。
透明画素電極E1、E2の夫々は、実質的に同一面積と
なるようにパターニングされている。
なるようにパターニングされている。
このように、1画素の薄膜トランジスタTFTを複数の
薄膜トランジスタTFTI,TFT2に分割し、この複
数に分割された薄膜トランジスタTFTI、TFT2の
夫々に複数に分割した透明画素電極El.E2の夫々を
接続することにより、分割された一部分(例えば、TF
TI)が点欠陥になっても、画素全体でみれば点欠陥で
なくなる(TFT2が欠陥でない)ので,点欠陥の確率
を低減することができ、また欠陥を見にくくすることが
できる. また、前記画素の分割された透明画素電極E1、E2の
夫々を実質的に同一面積で構或することにより、透明画
素電極E1、E2の夫々と共通透明画素電極IT○2と
で構成される夫々の液晶容量(Cpix )を均一にす
ることができる。
薄膜トランジスタTFTI,TFT2に分割し、この複
数に分割された薄膜トランジスタTFTI、TFT2の
夫々に複数に分割した透明画素電極El.E2の夫々を
接続することにより、分割された一部分(例えば、TF
TI)が点欠陥になっても、画素全体でみれば点欠陥で
なくなる(TFT2が欠陥でない)ので,点欠陥の確率
を低減することができ、また欠陥を見にくくすることが
できる. また、前記画素の分割された透明画素電極E1、E2の
夫々を実質的に同一面積で構或することにより、透明画
素電極E1、E2の夫々と共通透明画素電極IT○2と
で構成される夫々の液晶容量(Cpix )を均一にす
ることができる。
《保護膜PSVI>
薄膜トランジスタTFT及び透明画素電極IT○上上に
は、保護膜PSVIが設けられている。
は、保護膜PSVIが設けられている。
保護膜PSVIは,主に、薄膜トランジスタTFTを湿
気等から保護するために形威されており、透明性が高く
しかも耐湿性の良いものを使用する.保護膜PSVIは
,例えば、プラズマCVDで形威した酸化珪素膜や窒化
珪素膜で形威されており、gooocλコ程度の膜厚で
形成する。
気等から保護するために形威されており、透明性が高く
しかも耐湿性の良いものを使用する.保護膜PSVIは
,例えば、プラズマCVDで形威した酸化珪素膜や窒化
珪素膜で形威されており、gooocλコ程度の膜厚で
形成する。
《遮光膜BM>
上部基板SUBZ側には、外部光(第2B図では上方か
らの光〉がチャネル形成領域として使用されるi型半導
体層ASに入射されないように、遮蔽膜BMが設けられ
、第6図のハッチングに示すようなパターンとされてい
る。なお、第6図は第2A図におけるIT○膜層d3、
フィルタIFIL及び遮光膜BMのみを描いた平面図で
ある。
らの光〉がチャネル形成領域として使用されるi型半導
体層ASに入射されないように、遮蔽膜BMが設けられ
、第6図のハッチングに示すようなパターンとされてい
る。なお、第6図は第2A図におけるIT○膜層d3、
フィルタIFIL及び遮光膜BMのみを描いた平面図で
ある。
遮光膜BMは,光に対する遮蔽性が高い、例えば、アル
ミニウム膜や゛クロム膜等で形威されており、本実施例
では、クロム膜がスパッタリングで1300[人]程度
の膜厚に形成される。
ミニウム膜や゛クロム膜等で形威されており、本実施例
では、クロム膜がスパッタリングで1300[人]程度
の膜厚に形成される。
従って、TFTI、2の共通半導体層ASは上下にある
遮光膜BM及び太き目のゲート電極GTによってサンド
インチにされ、その部分は外部の自然光やバックライト
光が当たらなくなる。遮光膜BMは第6図のハッチング
部分で示すように、画素の周囲に形成され,つまり遮光
膜BMは格子状に形成され(ブラックマトリクス)、こ
の格子でl画素の有効表示領域が仕切られている。従っ
て、各画素の輪郭が遮光膜BMによってはっきりとしコ
ントラストが向上する。つまり遮光膜BMは、半導体I
Asに対する遮光とブラックマトリクスとの2つの機能
をもつ。
遮光膜BM及び太き目のゲート電極GTによってサンド
インチにされ、その部分は外部の自然光やバックライト
光が当たらなくなる。遮光膜BMは第6図のハッチング
部分で示すように、画素の周囲に形成され,つまり遮光
膜BMは格子状に形成され(ブラックマトリクス)、こ
の格子でl画素の有効表示領域が仕切られている。従っ
て、各画素の輪郭が遮光膜BMによってはっきりとしコ
ントラストが向上する。つまり遮光膜BMは、半導体I
Asに対する遮光とブラックマトリクスとの2つの機能
をもつ。
なお,バックライトをSUBZ側に取り付け、SUBI
を観察側(外部露出側)とすることもできる。
を観察側(外部露出側)とすることもできる。
《共通電極IT○2》
共通透明画素電極ITO2は、下部透明ガラス基板SU
BI側に画素毎に設けられた透明画素電f−m I T
O 1に対向し、液晶の光学的な状態は各画素電極I
TOIと共通電極IT02間の電位差(電界)に応答し
て変化する。この共通透明画素電極ITO2には,コモ
ン電圧Vcomが印加されるように構威されている。コ
モン電圧V cowは、映像信号線DLに印加されるロ
ウレベルの郭動電圧V d minとハイレベルの開動
電圧V d maxとの中間電位である。
BI側に画素毎に設けられた透明画素電f−m I T
O 1に対向し、液晶の光学的な状態は各画素電極I
TOIと共通電極IT02間の電位差(電界)に応答し
て変化する。この共通透明画素電極ITO2には,コモ
ン電圧Vcomが印加されるように構威されている。コ
モン電圧V cowは、映像信号線DLに印加されるロ
ウレベルの郭動電圧V d minとハイレベルの開動
電圧V d maxとの中間電位である。
《カラーフィルタF I L>
カラーフィルタFILは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。
形成される染色基材に染料を着色して構成されている。
カラーフィルタFILは、画素に対向する位置に各画素
毎にドット状に形成され(第7図)、染め分けられてい
る(第7図は第3図の第3導電膜層d3とカラーフィル
タ層FILのみを描いたもので,R,G,Hの各フィル
ターはそれぞれ,45゜ 135”.クロスのハッチを
施してある)。カラーフィルタFILは第6図に示すよ
うに画素電極IT○1(E1、E2)の全てを覆うよう
に太き目に形威され,遮光膜BMはカラーフィルタFI
L及び画素電極ITOIのエッジ部分と重なるよう画素
電極ITO↓の周縁部より内側に形成されている。
毎にドット状に形成され(第7図)、染め分けられてい
る(第7図は第3図の第3導電膜層d3とカラーフィル
タ層FILのみを描いたもので,R,G,Hの各フィル
ターはそれぞれ,45゜ 135”.クロスのハッチを
施してある)。カラーフィルタFILは第6図に示すよ
うに画素電極IT○1(E1、E2)の全てを覆うよう
に太き目に形威され,遮光膜BMはカラーフィルタFI
L及び画素電極ITOIのエッジ部分と重なるよう画素
電極ITO↓の周縁部より内側に形成されている。
カラーフィルタFILは、次のように形成することがで
きる。まず、上部透明ガラス基板SUB2の表面に染色
基材を形成し、フォトリソグラフィ技術で赤色フィルタ
形成領域以外の染色基材を除去する。この後,染色基材
を赤色染料で染め、固着処理を施し、赤色フィルタRを
形成する。次に、同様な工程を施すことによって、緑色
フィルタG,青色フィルタBを順次形成する。
きる。まず、上部透明ガラス基板SUB2の表面に染色
基材を形成し、フォトリソグラフィ技術で赤色フィルタ
形成領域以外の染色基材を除去する。この後,染色基材
を赤色染料で染め、固着処理を施し、赤色フィルタRを
形成する。次に、同様な工程を施すことによって、緑色
フィルタG,青色フィルタBを順次形成する。
保護膜PSV2は,前記カラーフィルタFILを異なる
色に染め分けた染料が液晶LCに漏れることを防止する
ために設けられている。保護膜PSV2は、例えば、ア
クリル樹脂,エボキシ樹脂等の透明樹脂材料で形成され
ている。
色に染め分けた染料が液晶LCに漏れることを防止する
ために設けられている。保護膜PSV2は、例えば、ア
クリル樹脂,エボキシ樹脂等の透明樹脂材料で形成され
ている。
《画素配列》
前記液晶表示部の各画素は、第3図及び第7図に示すよ
うに、走査信号線OLが延在する方向と同一列方向に複
数配置され、画素列Yl,Y2,Y3,Y4,・・・の
夫々を構威している.各画素列Y1,Y2,Y3,Y4
,・・・の夫々の画素は、薄膜トランジスタTFTI、
TFT2及び透明画素電極E1,E2の配置位置を同一
に構威している。
うに、走査信号線OLが延在する方向と同一列方向に複
数配置され、画素列Yl,Y2,Y3,Y4,・・・の
夫々を構威している.各画素列Y1,Y2,Y3,Y4
,・・・の夫々の画素は、薄膜トランジスタTFTI、
TFT2及び透明画素電極E1,E2の配置位置を同一
に構威している。
実施例 2
第10図は、本発明の第2の実施例の液晶表示装置の液
晶表示部を示す等価回路図,第11図は、第11図の液
晶表示装置の液晶表示部の一画素を示す要部平面図、第
12図は、上記第2の実施例の画素を複数配置した液晶
表示部の要部平面図、第13図は、第12図に示した画
素電極層とカラーフィルタ層のみとを重ね合せた状態に
おける要部平面図、第14図は、第12図に示した画素
電極層とカラーフィルタ層のみとを重ね合せた状態にお
ける要部平面図、カラーフィルタの千鳥配置の様子を示
す図である。
晶表示部を示す等価回路図,第11図は、第11図の液
晶表示装置の液晶表示部の一画素を示す要部平面図、第
12図は、上記第2の実施例の画素を複数配置した液晶
表示部の要部平面図、第13図は、第12図に示した画
素電極層とカラーフィルタ層のみとを重ね合せた状態に
おける要部平面図、第14図は、第12図に示した画素
電極層とカラーフィルタ層のみとを重ね合せた状態にお
ける要部平面図、カラーフィルタの千鳥配置の様子を示
す図である。
上記第lの実施例と異なる点は、上記第1の実施例では
、第1図に示したように、映像信号線の右側に画素電極
を配置し、左側にTFTを配置したが、本実施例では,
走査信号1i1行ごとに、画素電極とを左右交互に配置
することにより、カラーフィルタを千鳥配置にした構成
である。
、第1図に示したように、映像信号線の右側に画素電極
を配置し、左側にTFTを配置したが、本実施例では,
走査信号1i1行ごとに、画素電極とを左右交互に配置
することにより、カラーフィルタを千鳥配置にした構成
である。
《画素配列》
前記液晶表示部の各画素は、第12図及び第13図に示
すように、走査信号線GLが延在する方向と同一列方向
に複数配置され、画素列Yl,Y2,Y3,Y4,・・
・の夫々を構或している。各画素列Yl,Y2,Y3,
Y4,・・・の夫々の画素は,薄膜トランジスタTFT
I、TFT2及び透明画素電極E1、E2の配置位置を
同一に構成している。
すように、走査信号線GLが延在する方向と同一列方向
に複数配置され、画素列Yl,Y2,Y3,Y4,・・
・の夫々を構或している。各画素列Yl,Y2,Y3,
Y4,・・・の夫々の画素は,薄膜トランジスタTFT
I、TFT2及び透明画素電極E1、E2の配置位置を
同一に構成している。
つまり、奇数画素列Yl,Y3,・・・の夫々の画素は
、薄膜トランジスタTFTI.TFT2の配置位置を左
側、透明画素電極E1、E2の配置位置を右側に構威し
ている(第10図において)。奇数画素列Yl,Y3,
・・・の夫々の行方向の隣りの偶数画素列Y2,Y4,
・・・の夫々の画素は,奇数画素列Y1,Y3,・・・
の夫々の画素を映像信号線DLの延在方向を基準にして
線対称でひっくり返した画素で構或されている。すなわ
ち、偶数画素列Y2,Y4,・・・の夫々の画素は、蒲
膜トランジスタTFT1、TFT2の配置位置を右側、
透明画素電極E1、E2の配置位置を左側に構威してい
る。
、薄膜トランジスタTFTI.TFT2の配置位置を左
側、透明画素電極E1、E2の配置位置を右側に構威し
ている(第10図において)。奇数画素列Yl,Y3,
・・・の夫々の行方向の隣りの偶数画素列Y2,Y4,
・・・の夫々の画素は,奇数画素列Y1,Y3,・・・
の夫々の画素を映像信号線DLの延在方向を基準にして
線対称でひっくり返した画素で構或されている。すなわ
ち、偶数画素列Y2,Y4,・・・の夫々の画素は、蒲
膜トランジスタTFT1、TFT2の配置位置を右側、
透明画素電極E1、E2の配置位置を左側に構威してい
る。
その結果、第13図に示すように、RGBのカラーフィ
ルタFILは三角形配置とすることができる。カラーフ
ィルタFILのRGBの三角形配22構造は、ストライ
プ状の配置に比較して、上下方向、左右方向が均一とな
るため、カラー画像の解像度を向上することができる。
ルタFILは三角形配置とすることができる。カラーフ
ィルタFILのRGBの三角形配22構造は、ストライ
プ状の配置に比較して、上下方向、左右方向が均一とな
るため、カラー画像の解像度を向上することができる。
以上,本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は,前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。
基づき具体的に説明したが、本発明は,前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。
例えば、本実施例ではゲート電極形成→ゲート絶縁膜形
成→半導体層形成→ソース・ドレイン電極形成の逆スタ
ガ構造を示したが、上下関係又は作る順番がそれと逆の
スタガ構造でも本発明は有効である。
成→半導体層形成→ソース・ドレイン電極形成の逆スタ
ガ構造を示したが、上下関係又は作る順番がそれと逆の
スタガ構造でも本発明は有効である。
〔発明の効果〕
以上説明したように、本発明によれば、複数の映像信号
線により1画素を構或するので、映像信号線の断線によ
る不良は生じず、映像信号線と走査信号線との短絡によ
る不良も、その短絡部をはさむ部分の映像信号線を切断
することにより修正できる。また、1画素内でTFTと
画素電極を複数組形成することにより、点欠陥も快視で
きる。
線により1画素を構或するので、映像信号線の断線によ
る不良は生じず、映像信号線と走査信号線との短絡によ
る不良も、その短絡部をはさむ部分の映像信号線を切断
することにより修正できる。また、1画素内でTFTと
画素電極を複数組形成することにより、点欠陥も快視で
きる。
″r1
さらに、各画素ごとに付加容量を形成できるので、液晶
抵抗の低下による画質劣化すなわち保持特性劣化が生じ
ない。
抵抗の低下による画質劣化すなわち保持特性劣化が生じ
ない。
第1図は,本発明の第1の実施例のアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部を示す等
価回路図, 第2A図は、第工図の液晶表示装置の液晶表示部の一画
素を示す要部平面図、 第2B図は、第2A図のIIB−IIB切断線で切った
部分とシール部周辺部の断面図、 第2C図は、第2A図の■c−nc切断線における断面
図、 第3図は、第2A図に示した画素を複数配置した液晶表
示部の要部平面図、 第4図乃至第6図は,第2A図に示した画素の所定の層
のみを描いた平面図、 第7図は、第3図に示した画素電極層とカラーフィルタ
層のみとを重ね合せた状態における要部平面図、 第8図は、第2A図に記載される画素の等価回路図, 第9図は、直流相殺方式による走査信号線の酩動電圧を
示すタイムチャート、 第10図は、本発明の第2の実施例の液晶表示装置の液
晶表示部を示す等価回路図、 第11図は,第1工図の液晶表示装置の液晶表示部の一
画素を示す要部平面図、 第12図は、上記第2の実施例の画素を複数配置した液
晶表示部の要部平面図、 第13図は、第12図に示した画素電極層とカラーフィ
ルタ層のみとを重ね合せた状態における要部平面図であ
る。
ックス方式のカラー液晶表示装置の液晶表示部を示す等
価回路図, 第2A図は、第工図の液晶表示装置の液晶表示部の一画
素を示す要部平面図、 第2B図は、第2A図のIIB−IIB切断線で切った
部分とシール部周辺部の断面図、 第2C図は、第2A図の■c−nc切断線における断面
図、 第3図は、第2A図に示した画素を複数配置した液晶表
示部の要部平面図、 第4図乃至第6図は,第2A図に示した画素の所定の層
のみを描いた平面図、 第7図は、第3図に示した画素電極層とカラーフィルタ
層のみとを重ね合せた状態における要部平面図、 第8図は、第2A図に記載される画素の等価回路図, 第9図は、直流相殺方式による走査信号線の酩動電圧を
示すタイムチャート、 第10図は、本発明の第2の実施例の液晶表示装置の液
晶表示部を示す等価回路図、 第11図は,第1工図の液晶表示装置の液晶表示部の一
画素を示す要部平面図、 第12図は、上記第2の実施例の画素を複数配置した液
晶表示部の要部平面図、 第13図は、第12図に示した画素電極層とカラーフィ
ルタ層のみとを重ね合せた状態における要部平面図であ
る。
Claims (1)
- 1、1画素内に複数のTFTと上記TFTに対応する画
素電極を有し、映像信号線が少なくとも2本を1組とし
て共通配線され、かつ走査信号線と上記画素電極との交
差により付加容量が形成されていることを特徴とするア
クティブ・マトリクス方式の液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1191406A JPH0356939A (ja) | 1989-07-26 | 1989-07-26 | 液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1191406A JPH0356939A (ja) | 1989-07-26 | 1989-07-26 | 液晶表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0356939A true JPH0356939A (ja) | 1991-03-12 |
Family
ID=16274074
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1191406A Pending JPH0356939A (ja) | 1989-07-26 | 1989-07-26 | 液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0356939A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1995002847A1 (fr) * | 1993-07-13 | 1995-01-26 | Kabushiki Kaisha Toshiba | Dispositif d'affichage a matrice active |
KR100483386B1 (ko) * | 1997-12-23 | 2005-08-24 | 삼성전자주식회사 | 리페어링에보상회로부를갖는액정표시장치 |
-
1989
- 1989-07-26 JP JP1191406A patent/JPH0356939A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1995002847A1 (fr) * | 1993-07-13 | 1995-01-26 | Kabushiki Kaisha Toshiba | Dispositif d'affichage a matrice active |
US5708483A (en) * | 1993-07-13 | 1998-01-13 | Kabushiki Kaisha Toshiba | Active matrix type display device |
KR100483386B1 (ko) * | 1997-12-23 | 2005-08-24 | 삼성전자주식회사 | 리페어링에보상회로부를갖는액정표시장치 |
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