JPH0359475A - Scan-in/out system - Google Patents
Scan-in/out systemInfo
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- JPH0359475A JPH0359475A JP1197574A JP19757489A JPH0359475A JP H0359475 A JPH0359475 A JP H0359475A JP 1197574 A JP1197574 A JP 1197574A JP 19757489 A JP19757489 A JP 19757489A JP H0359475 A JPH0359475 A JP H0359475A
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- scan
- register
- serial
- data
- group
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- 238000000034 method Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 4
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- Tests Of Electronic Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、スキャンイン・アウト方式に関し、特にスキ
ャンイン・アウトするレジスタ群を指定する手段によっ
て指定されたレジスタに対して、シリアルイン・アウト
動作を行い得るようにしたスキャンイン・アウト方式に
関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a scan-in/out method, and in particular, a serial in-out method for registers specified by a means for specifying a group of registers to be scanned-in/out. The present invention relates to a scan-in/out method that enables operation.
ＬＳＩの中に組み込まれたレジスタを通常はパラレルイ
ン・アウト動作を行いスキャンモード時にシリアルイン
・アウト動作を行うよう構成しておくことは、従来より
行われている。ＬＳＩで構威された処理装置のテストや
診断を行う場合には、ＬＳＩ中のレジスタがシリアルイ
ン・アウト動作を行うモードを設定し、スキャンインデ
ータ端子から、レジスタに設定する値をシリアルに入力
することにより、所望のレジスタにデータをセットする
。これらのレジスタをパラレルイン・アウト動作を行う
ようモードを設定した後、クロック信号を印加して処理
装置を動作させ、これらのレジスタがシリアルイン・ア
ウト動作を行うようにモードを設定する。そしてこれら
のレジスタの内容がスキャン・アウト・データ端子から
取出されるということが一般に行われていた。It has been conventional practice to configure registers built into LSIs to normally perform parallel in/out operations and to perform serial in/out operations in scan mode. When testing or diagnosing a processing device configured with an LSI, set the mode in which the register in the LSI performs serial in/out operation, and serially input the value to be set in the register from the scan-in data terminal. By doing this, data is set in the desired register. After setting the mode so that these registers perform parallel in/out operations, a clock signal is applied to operate the processing device, and the mode is set so that these registers perform serial in/out operations. It was common practice for the contents of these registers to be retrieved from the scan out data terminal.
上述した従来のスキャンイン・アウト方式では、ＬＳＩ
中の全レジスタが直列接続され、また出入口はそれぞれ
１個とされていた。この種のスキャンイン・アウト方式
は、所望のレジスタの内容を読み出したり、所望のレジ
スタに値をセットするためには全レジスタをシリアルイ
ン・アウトしなくてはならず、１回に転送するデータ量
が大きくなることと、転送に長時間を必要とすることと
、取扱うデータが大きいという欠点がある。In the conventional scan-in/out method described above, the LSI
All the registers inside were connected in series, and each had one entrance and exit. In this type of scan-in/out method, in order to read the contents of a desired register or set a value in a desired register, all registers must be serially in/out, and the data transferred at one time is The disadvantages are that the amount of data is large, that it takes a long time to transfer, and that the amount of data handled is large.
本発明のスキャンイン・アウト方式は、パラレルイン・
アウト動作を行うレジスタをスキャンイン・アウト時に
シリアルイン・アウト動作を行うスキャンイン・アウト
方式において、スキャンパスを構成するレジスタ群をビ
ット数が等しくしたＮ個のレジスタ群に分割し、１≦ｎ
≦Ｎとなるｎ群のシリアルイン端子にｎ−１群（ｎ＝１
の場合はＮ群）のシリアルアウト端子と、ｎ＋１群（ｎ
＝Ｎの場合は１群）のシリアルアウト端子と、スキャン
イン・データ線とをゲートを介して接続し、各レジスタ
群のシリアルアウト端子をゲートを介してスキャン・ア
ウトデータ線に接続し、上記スキャンアウト・データ線
をスキャンデータ・レジスタのシリアルイン端子に接続
し、上記スキャンイン・データ線の端をスキャンデータ
レジスタのシリアルアウト端子に接続し、レジスタ群の
スキャン動作モードおよび、スキャンイン・アウトすべ
きレジスタのアドレス情報をスキャン・アドレス・レジ
スタにセットし、当該スキャン・アドレス・レジスタの
内容に従ってスキャンイン・アウト動作を行って構成さ
れている。The scan-in/out method of the present invention is based on the parallel-in/out method.
In the scan-in/out method, which performs serial in-out operations when scanning registers that perform out operations, the register group that makes up the scan path is divided into N register groups with the same number of bits, and 1≦n.
n-1 group (n=1
In the case of
=N, connect the serial out terminal of the first group) and the scan-in data line through the gate, connect the serial out terminal of each register group to the scan-out data line through the gate, and then Connect the scan-out data line to the serial-in terminal of the scan data register, connect the end of the scan-in data line to the serial-out terminal of the scan data register, and set the scan operation mode of the register group and the scan-in-out mode. The address information of the register to be scanned is set in a scan address register, and scan-in/out operations are performed according to the contents of the scan address register.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図のスキャン・アドレスレジスタ６に格納さ
れるデータの構成を示す説明図である。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention, and FIG. 2 is an explanatory diagram showing the configuration of data stored in the scan address register 6 of FIG. 1.
第１図において１はスキャンイン・アウトレジスタ、Ｉ
Ａ〜ＩＤはビット数が等しいレジスタ群、２Ａ〜２Ｄは
各レジスタ群へのシリアルインデータのセレクタ、３は
スキャンアウト・データ・セレクタ、５はスキャン・デ
ータ・レジスタ、６はスキャンアドレスレジスタ、１０
はスキャンイン・データ線、１１はスキャンアウト・デ
ータ線、２０Ａ〜２０Ｄはそれぞれレジスタ群Ｉ Ａ−
Ｉ Ｄのシリアル・アウトデータ線を示している。In Figure 1, 1 is the scan-in/out register, I
A to ID are register groups with the same number of bits, 2A to 2D are selectors for serial-in data to each register group, 3 is a scan-out data selector, 5 is a scan data register, 6 is a scan address register, 10
11 is a scan-in data line, 11 is a scan-out data line, and 20A to 20D are register groups IA-, respectively.
The ID serial out data line is shown.
第１図のレジスタ群ＩＡ〜ＩＤは、パラレルイン・アウ
ト動作およびシリアルイン・アウト動作を行い得るもの
である。The register groups IA to ID in FIG. 1 are capable of performing parallel in/out operations and serial in/out operations.
すなわち、レジスタ群ＩＡのシリアルイン端子はシリア
ルイン・データ・セレクタ２人を介してスキャンイン・
データ線１０． レジスタ群ＩＢのシリアルアウト・デ
ータ線２０Ｂおよびレジスタ群ＩＤのシリアル・アウト
・データ線２０Ｄに接続され、レジスタ群１Ｂのシリア
ルイン端子はシリアルイン・データ・セレクタ２Ｂを介
しスキャンイン・データ線ｌＯ１レジスタ群ＩＣのシリ
アルアウト・データ線２０Ｇおよびレジスタ群ＩＡのシ
リアル・アウトデータ線２０Ａに接続され、レジスタ群
ＩＣのシリアルイン端子はシリアルイン・データ・セレ
クタ２Ｃを介し、シキャンイン・データ線１０、レジス
タ群ＩＤのシリアル・アウト・データ線２０Ｄおよびレ
ジスタ群ＩＢのシリアル・アウト・データ線２０Ｂに接
続され、レジスタ群ＩＤのシリアルイン端子はシリアル
・イン・データ・セレクタ２Ｄを介し、ユキャンインデ
ータ線１０、レジスタ群ＩＡのシリアル・アウト・デー
タ線２０Ａおよびレジスタ群ＩＣのシリアル・アウト・
データ線２０Ｃに接続され、スキャンアウト・データ線
１１はスキャン・アウト・データ・セレクタ３を介して
レジスタ群ＩＡないしレジスタ群ＩＤのシリアルアウト
・データ線２０Ａ〜２０Ｄに接続されている。In other words, the serial-in terminal of register group IA is scan-ined via two serial-in data selectors.
Data line 10. The serial-in terminal of register group 1B is connected to the serial-out data line 20B of register group IB and the serial-out data line 20D of register group ID, and the serial-in terminal of register group 1B is connected to scan-in data line lO1 register through serial-in data selector 2B. The serial-in terminal of the register group IC is connected to the serial-out data line 20G of the group IC and the serial-out data line 20A of the register group IA, and the serial-in terminal of the register group IC is connected to the serial-in data line 10 and the register group IA through the serial-in data selector 2C. The serial-in terminal of the register group ID is connected to the serial-out data line 20D of the ID and the serial-out data line 20B of the register group IB, and the serial-in terminal of the register group ID is connected to the user-can-in data line 10 through the serial-in data selector 2D. , serial out data line 20A of register group IA and serial out data line 20A of register group IC.
The scan-out data line 11 is connected to the data line 20C, and the scan-out data line 11 is connected to the serial-out data lines 20A to 20D of the register groups IA to ID.
スキャン・アドレス・レジスタ６には、例えば第２図に
示されているようなデータが入る。第２図においてスキ
ャン方向はレジスタ群間のスキャンの方向をＩＡ→ＩＢ
→１０→ＩＤの順にするかＩＤ→ＩＣ→ＩＢ→ＩＡの順
にするかの情報を、レジスタ群指定はスキャンイン・ア
ウトの対象となるレジスタ群を指定する情報を、スキャ
ン・イン・データの有無は前述のレジスタ群指定によっ
て指定されたレジスタのシリアルイン端子にスキャンイ
ン・データを入力するか否かを示す情報を、レジスタ指
定はスキャン対象となるレジスタがレジスタ群中の何番
目にあるかを示す情報をそれぞれ示している。The scan address register 6 contains data as shown in FIG. 2, for example. In Figure 2, the scan direction is the direction of scan between register groups from IA to IB.
→10→Information on whether the order is ID or ID→IC→IB→IA, register group specification is information that specifies the register group to be scanned in/out, presence or absence of scan-in data is the information indicating whether or not to input scan-in data to the serial in terminal of the register specified by the register group specification described above, and the register specification indicates the position of the register to be scanned in the register group. The information shown below is shown below.
対象とするレジスタ群をスキャンアウトする場合、スキ
ャン・アドレス・レジスタにあらかじめスキャン対象と
なるレジスタ群とレジスタを示す情報、スキャン方向、
およびスキャンインデータ無しの情報をスキャン・アド
レス・レジスタにセットし、レジスタ群のビット数に応
じたシフト・クロックを発生させるシフト・クロック発
生回路（図示せず）からシフト・クロックを発生させレ
ジスタ群ＩＡ〜ＩＤをシフト動作させる。このときスキ
ャン・アウト・データ・セレクタ３は、対象とするレジ
スタ群のシリアルアウトデータを出力する。スキャン方
向がレジスタ群ＩＡ・ＩＢ・ＩＣ−ＩＤの順となる場合
、スキャン・アウト動作をする前のレジスタ群ＩＡ〜Ｉ
Ｄの内容は、それぞれレジスタ群ＩＢ・ＩＣ・ＩＤ・Ｉ
Ａに移っており、スキャン方向がレジスタ群１Ｄ・１Ｃ
・ＩＢ・１Ａの順となる場合、スキャンアウト動作をす
る前のレジスタ群ＩＡ〜１Ｄの内容は、それぞれ、レジ
スタ群ＩＤ・ＩＡ−ＩＢ−ＩＣに移っている。When scanning out a target register group, the register group to be scanned, information indicating the register, scan direction,
and information without scan-in data is set in the scan address register, and a shift clock is generated from a shift clock generation circuit (not shown) that generates a shift clock according to the number of bits of the register group. Shift IA to ID. At this time, the scan out data selector 3 outputs serial out data of the target register group. When the scan direction is in the order of register groups IA, IB, and IC-ID, register groups IA to I before the scan-out operation
The contents of D are register groups IB, IC, ID, and I, respectively.
A, and the scan direction is register group 1D/1C.
When the order is IB and 1A, the contents of register groups IA to 1D before the scan-out operation are transferred to register groups ID and IA-IB-IC, respectively.
スキャンアウト後各しジスタ群の内容をスキャンアウト
する前の状態に戻したい場合には、スキャン・アドレス
・レジスタ６に、スキャンアウト時のスキャン方向とは
逆の方向を示すようにスキャン方向をセ、トシ、スキャ
ン・イン・データ無しとして、再び上記シフトクロック
発生回路で、シフトクロックを発生させることにより、
レジスタ群ＩＡ〜ＩＤをスキャンアウト前の状態に戻す
ことができる。対象とするレジスタ群にスキャンインす
る場合、先ずスキャンレジスタにあらかじめスキャン対
象となるレジスタ群の指定とスキャン方向の指定とスキ
ャンイン・データ無しの指定とを行い、先に述べたシフ
トクロック発生回路よりシフトクロックを発生させる。After scanout, if you want to return the contents of each register group to the state before scanout, set the scan direction in scan address register 6 to indicate the opposite direction from the scan direction at scanout. , Toshi, by assuming that there is no scan-in data and generating a shift clock again using the above shift clock generation circuit,
It is possible to return the register groups IA to ID to the state before scanout. When scanning in to a target register group, first specify the register group to be scanned, the scan direction, and specify no scan-in data in the scan register, and then use the shift clock generation circuit described earlier. Generate shift clock.
このとき、シフトクロックを発生させる前のレジスタ群
ＩＡ〜ＩＤの内容は、スキャン方向がレジスタ群ＩＡ・
ＩＢ・ＩＣ・ＩＤの順の場合それぞれレジスタ群ＩＢ・
ＩＣ・ＩＤ・１Ａに移っており、スキャン方向がレジス
タ群ＩＤ・ＩＣ・１Ｂ・ＩＡの順の場合それぞれＩＤ−
ＩＡ・ＩＢ−ＩＣに移っている。At this time, the contents of register groups IA to ID before the shift clock is generated are such that the scan direction is register group IA.
In the case of IB, IC, and ID, register groups IB and
If the scan direction is in the order of register group ID, IC, 1B, and IA, ID-
Moved to IA/IB-IC.
次に、スキャンインするスキャンインデータをスキャン
データレジスタ５にパラレルインし、スキャン・アドレ
ス・レジスタ６のスキャン方向を反転させてセットし、
スキャン・イン・データ有りという情報と、対象とする
レジスタ群を指定する情報とをスキャン・アドレス・レ
ジスタ６にセットした後に、上記シフトクロック発生回
路からシフトクロックを発生させることにより、レジス
タ群ＩＡ〜ＩＤをシフト動作させる。このとき、スキャ
ン・アドレス・レジスタ６により指定されたレジスタ群
のシリアルイン端子にはスキャンインデータが選択入力
され、その他のレジスタ群はスキャンイン動作前の状態
に戻る。Next, the scan-in data to be scanned in is input in parallel to the scan data register 5, and the scan direction of the scan address register 6 is reversed and set.
After setting the information that there is scan-in data and the information specifying the target register group in the scan address register 6, a shift clock is generated from the shift clock generation circuit, thereby register groups IA to IA are set. Shift the ID. At this time, scan-in data is selectively input to the serial-in terminal of the register group specified by the scan address register 6, and the other register groups return to the state before the scan-in operation.
スキャン動作の対象となるレジスタ群の情報をスキャン
アウトした後に、当該レジスタ群に所望の情報をスキャ
ンインする場合には、まずスキャン・アドレス・レジス
タ６にスキャン方向と当該レジスタ群の指定とスキャン
イン・データ無しの情報とをセットし、上記シフトクロ
ック発生回路によりシフトクロックを発生させる。この
ときスキャンアウトデータ・セレクタ３はスキャン動作
対象のレジスタ群のシリアルアウ、トデータを選択出力
し、当該レジスタ群の情報がスキャン・データ・レジス
タ５に読み出される。このとき、スキャン・アウトする
前のレジスタ群ＩＡ〜１Ｄの情報は、スキャン方向がレ
ジスタ群１Ａ・ＩＢ・ＩＣ・ＩＤの場合、それぞれＩＢ
・ＩＣ・ＩＤ・ＩＡに移っており、スキャン方向がレジ
スタ群ＩＤ・ＩＣ・ＩＢ・ＩＡの順の場合、そえぞれレ
ジスタ群ＩＤ・ＩＡ・ＩＢ−ＩＣに移っている。After scanning out the information of the register group that is the target of the scan operation, if you want to scan in the desired information to the register group, first specify the scan direction and the register group in the scan address register 6, and specify the scan direction and the register group.・The information indicating no data is set, and the shift clock generation circuit generates a shift clock. At this time, the scan-out data selector 3 selectively outputs the serial-out data of the register group to be scanned, and the information of the register group is read out to the scan data register 5. At this time, if the scan direction is register group 1A, IB, IC, ID, the information of register groups IA to 1D before scanning out is IB, respectively.
- If the scan direction is in the order of register group ID, IC, IB, and IA, the scan direction is moved to register group ID, IA, and IB-IC, respectively.
次に、スキャン・アドレス・レジスタ６のスキャン方向
指定を反転させ、スキャンイン・データ有りとすると共
に、スキャン・データ・レジスタ５にスキャン・イン・
データをパラレルインした後に、上記シフトクロック発
生回路により、シフトクロックを発生させ、レジスタ群
ＩＡ〜ＩＤをシフト動作させる。このとき、スキャン対
象となるレジスタ群のシリアルイン端子にはスキャンイ
ン・データが入力され、その他のレジスタ群はスキャン
アウト・イン動作の前の状態に戻る。Next, the scan direction designation of the scan address register 6 is reversed to indicate that scan-in data is present, and the scan-in data is stored in the scan data register 5.
After inputting the data in parallel, the shift clock generation circuit generates a shift clock to shift the register groups IA to ID. At this time, scan-in data is input to the serial-in terminal of the register group to be scanned, and the other register groups return to the state before the scan-out/in operation.
以上説明したように本発明は、スキャンバスをビット数
が等しくなるようＮ等分することにより、スキャンイン
およびスキャン・アウト動作時に、全レジスタが直列接
続されている場合のデータ転送時間を２／Ｎにすること
ができ、また同一レジスタ群に対しスキャンアウトした
後スキャンインする場合には、全レジスタが直列に接続
されている場合のデータ転送時間を１／Ｎにすることが
できるという効果がある。As explained above, the present invention divides the scan canvas into N equal parts so that the number of bits is equal, thereby halving the data transfer time when all registers are connected in series during scan-in and scan-out operations. N, and when scanning in the same register group after scanning out, the effect is that the data transfer time can be reduced to 1/N when all registers are connected in series. be.
【図面の簡単な説明】
第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図のスキャン・アドレス・レジスタ６に格納
されるデータの構成を示す説明図。
１・・・・・・スキャンイン・アウトレジスタ、ＩＡ〜
ＩＤ・・・・・・レジスタ群、２Ａ〜２Ｄ・・・・・・
シリアルイン・データ・セレクタ、３・・・・・・スキ
ャン−アウト・データ・セレクタ、５・・・・・・スキ
ャン・データ・レジスタ、６・・・・・・スキャン・ア
ドレス・レジスタ、ＩＯ・・・・・・スキャンイン・デ
ータ線、１１・・・・・・スキャンアウト・データ線、
２０Ａ〜２０Ｄ・・・・・・レジスタ群のシリアル・ア
ウト・データ線。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention, and FIG. 2 is an explanatory diagram showing the configuration of data stored in the scan address register 6 of FIG. 1. 1...Scan-in/out register, IA~
ID...Register group, 2A to 2D...
Serial-in data selector, 3...Scan-out data selector, 5...Scan data register, 6...Scan address register, IO. ...Scan-in data line, 11...Scan-out data line,
20A to 20D...Serial out data lines for register group.
Claims (1)
ン・アウト時にシリアルイン・アウト動作を行うスキャ
ンイン・アウト方式において、スキャンパスを構成する
レジスタ群をビット数が等しくしたＮ個のレジスタ群に
分割し、１≦ｎ≦Ｎとなるｎ群のシリアルイン端子にｎ
−１群（ｎ＝１の場合はＮ群）のシリアルアウト端子と
、ｎ＋１群（ｎ＝Ｎの場合は１群）のシリアルアウト端
子と、スキャンイン・データ線とをゲートを介して接続
し、各レジスタ群のシリアルアウト端子をゲートを介し
てスキャン・アウトデータ線に接続し、上記スキャンア
ウト・データ線をスキャンデータ・レジスタのシリアル
イン端子に接続し、上記スキャンイン・データ線の端を
スキャンデータレジスタのシリアルアウト端子に接続し
、レジスタ群のスキャン動作モードおよびスキャンイン
・アウトすべきレジスタのアドレス情報をスキャン・ア
ドレス・レジスタにセットし、当該スキャン・アドレス
・レジスタの内容に従ってスキャンイン・アウト動作を
行って構成されることを特徴とするスキャンイン・アウ
ト方式。In a scan-in-out method in which registers that perform parallel in-out operations perform serial in-out operations at the time of scan-in and out, a register group that constitutes a scan path is divided into N register groups with the same number of bits, n to the serial in terminal of n group where 1≦n≦N
Connect the serial out terminals of the −1 group (N group if n=1), the serial out terminals of the n+1 group (group 1 if n=N), and the scan-in data line through a gate. , connect the serial out terminal of each register group to the scan out data line via the gate, connect the scan out data line to the serial in terminal of the scan data register, and connect the end of the scan in data line to the scan out data line. Connect to the serial out terminal of the scan data register, set the scan operation mode of the register group and the address information of the register to be scanned in/out to the scan address register, and perform scan in/out according to the contents of the scan address register. A scan-in/out method characterized by being configured by performing an out operation.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1197574A JPH0359475A (en) | 1989-07-28 | 1989-07-28 | Scan-in/out system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1197574A JPH0359475A (en) | 1989-07-28 | 1989-07-28 | Scan-in/out system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0359475A true JPH0359475A (en) | 1991-03-14 |
Family
ID=16376765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1197574A Pending JPH0359475A (en) | 1989-07-28 | 1989-07-28 | Scan-in/out system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0359475A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6415404B1 (en) | 1998-09-10 | 2002-07-02 | Nec Corporation | Method of an apparatus for designing test facile semiconductor integrated circuit |
| JP2015215246A (en) * | 2014-05-12 | 2015-12-03 | 株式会社メガチップス | Scan test circuit |
-
1989
- 1989-07-28 JP JP1197574A patent/JPH0359475A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6415404B1 (en) | 1998-09-10 | 2002-07-02 | Nec Corporation | Method of an apparatus for designing test facile semiconductor integrated circuit |
| JP2015215246A (en) * | 2014-05-12 | 2015-12-03 | 株式会社メガチップス | Scan test circuit |
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