JPS5878242A - Scan-out system - Google Patents

Abstract

PURPOSE:To scan out the output in a high-speed cycle without increasing the number of input/output pins when the degree of integration of an LSI is enhanced, by providing a binary counter, which is selectively switched to either of the serial input mode or the count mode, in a logic block. CONSTITUTION:Logical gates 52-54 and FFs 55-58 are provided in the inside of a logic block 51 of a scan-out system. Scan addresses are assigned to gates 52-54 and FFs55-58, respectively. In case that optional one of addresses of gates 52-54 and FFs55-58 is scanned out, a mode signal SR/CT of a counter 60 for scan-out is set to a serial input mode SR, and scan addresses given to gates 52-54 and FFs55-58 are applied to the serial input terminal bit by bit and are set into the counter 60 by a scan clock SC applied to the counter 60. The address is selected in a multiplexer 61 by the output of the counter 60, and a scanned-out output result SO is outputted.

Description

【発明の詳細な説明】 （１）発明の技術分針 本発明はデータ処理システムを構成するハードウェア、
例えばフリップフロップ、ゲート等の情報音知る大めの
スキャンアウト方式に関する。DETAILED DESCRIPTION OF THE INVENTION (1) Technical details of the invention The present invention relates to hardware constituting a data processing system,
For example, it relates to a large scan-out method for detecting information sounds such as flip-flops and gates.

（２）技術の背景 回路がＬＳＩ化されると、入出力ピンの数の限界でＬＳ
Ｉの内部回路の状１１に−［接動ることは困難であるが
、スキャンアウトによる方法は少数の入出力ビンで内部
回路の状Ｍ’ｌ知る方法として有効な手段である。(2) Technical background When circuits are integrated into LSI, the number of input/output pins is limited.
Although it is difficult to directly determine the state of the internal circuit of I, the scan-out method is an effective means of knowing the state of the internal circuit M'l with a small number of input/output bins.

回路を構成するフリップフロ、プ（ＦＦ）やゲートには
、それぞれアドレスが割当てられてｉす、このアドレス
をスキャンアドレスという、論理ブロック（ＬＳＩ等）
内の任意のＦＦの状ａｔ知ろうとするとき、このｌｉ’
Ｆに与えられたスキャンアドレスを外部から与えると、
第１図に示すように、マルチプレクサ（ＭＰＸ）２２お
よびマルチプレクサ（ＱＰＸ）１４により選択されて、
指定したＦＦの内容がスキャン結果（ＳＯ）として出力
される。Each of the flip-flops, FFs, and gates that make up the circuit is assigned an address. This address is called a scan address, and is used for logic blocks (LSI, etc.)
When trying to know the state of any FF in this li'
When the scan address given to F is given externally,
As shown in FIG. 1, selected by multiplexer (MPX) 22 and multiplexer (QPX) 14,
The contents of the specified FF are output as the scan result (SO).

スキャンアドレスは２つの部分に分けられ、上位の部分
は各論理ブロックから送られて来るスキャン結果のうち
、必要とする論理ブロック１１ｔ選択する九めに使用さ
れる。スキャンアドレスの下位は、論理ブロック１１内
の任意のＦＦ２１ま九はゲートを選択する九めＯアドレ
スとして、全論理プロｔ　／　Ｋ対して共通に使用され
る。第１図においてスキャンアドレスの上位のビットハ
レジスタ１２に下位のビットはレジスタ１５に置かれ喪
ものとして示されている。The scan address is divided into two parts, and the upper part is used to select the required logical block 11t from among the scan results sent from each logical block. The lower part of the scan address is used in common for all logic prots/K as the ninth O address for selecting the gate of any FF21 in the logic block 11. In FIG. 1, the upper bits of the scan address are placed in register 12, and the lower bits are placed in register 15, which are shown as blanks.

各論理ブロック（Ｌ８Ｉ）の内容を、より詳しく説明し
九のが第２図である。輪環プ四、り１１゛内には論理ゲ
ート３１ないし３３およびＦＦ５ｉないし３７會含み、
上記各ゲートおよびＦＦＫＦ′ｉそれぞれスキャンアド
レスが割当てられると同時に、それぞれの出力はＭＰＸ
２２に供給されている。ＭＰＸ２２ａ前記スキヤンアド
レスに対応して各ゲートまたはＦＦの出力を論理ブロッ
クの外へ出力するように構成されている。The contents of each logical block (L8I) are explained in more detail in FIG. 2. Ring group 4 and ring 11 include logic gates 31 to 33 and FFs 5i to 37,
At the same time that scan addresses are assigned to each of the gates and FFKF′i, their respective outputs are MPX
22. The MPX 22a is configured to output the output of each gate or FF to the outside of the logic block in accordance with the scan address.

従って、任意のゲートまたｔｌＦＦの内容を読出そうと
するときは、それぞれに割当てられたスキャンアドレス
を論理ブロックの外からＭＰＸに与えることにより任意
に読出すことが可能である。Therefore, when it is desired to read the contents of any gate or tlFF, it is possible to do so by giving the scan address assigned to each gate or tlFF to MPX from outside the logical block.

しかし、ＬＳＩの集積度が増すと読出し対象となる論理
ゲートやＦＦも増加し、アドレス数Ｘも増加し、アドレ
ス空間Ｘｔ実現する良めのアドレス線ｎも増加する。Ｈ
ｚ１ｇ１２ｚ　　であるから集積度が倍になるごとにス
キャンアウトに必要な入出力ビン数４１本ずつ増加する
。However, as the degree of integration of LSI increases, the number of logic gates and FFs to be read increases, the number of addresses X also increases, and the number of good address lines n that realize address space Xt also increases. H
Since z1g12z, the number of input/output bins required for scanout increases by 41 each time the degree of integration doubles.

一方、ＬＳＩの集積度は単位面積当りのゲート数で決ま
るが、入出力ビンの数は単位長さ轟りのビン数で決まる
ため、入出力ビンの増加は集積度に追従できなくなり、
第２図の方法によるスキャンアウト方法で＃−ｊ、ＬＳ
Ｉの集積度が増しても、入出力ビンの一数を増加するこ
とが難しく、限界が生じている。On the other hand, the degree of integration of LSI is determined by the number of gates per unit area, but the number of input/output bins is determined by the number of bins per unit length, so the increase in the number of input/output bins cannot follow the degree of integration.
#-j, LS by the scan-out method according to the method shown in Figure 2.
Even if the degree of integration of I increases, it is difficult to increase the number of input/output bins, and there is a limit.

そこで、ＬＳＩの集積度が増しても、入出力ビンの増加
を招くことなく、スキャンアウトｔｗｎｉｉならしめる
方式の開発が望まれていた。Therefore, it has been desired to develop a method that allows scan-out twinii without increasing the number of input/output bins even when the degree of integration of LSI increases.

（３）従来技術と問題点 上述のような背景のもと、従来は、第Ｓ図に示されるよ
うな回路が用−られていた。これは論理ブｐ、り４１内
のすべてのＦＦ４５ないし４８を破線で示すように、シ
フトレジスタとして環状に接続し、スキャンアウトを行
うときは、ス中ヤンクロνり（８Ｃ）Ｋより順次シフト
して読出す方式である。上記のように、論理ブロック４
１内のすべてのＦＦ４５ないし４８１）シフトレジスタ
として結合し、最後のＦＦ４８の出力をス中ヤン結果（
８０）として論理ブロック４１の外へ出力することによ
り＜スキャンアウトのために必要な信号は、スキャンク
ロックのみとなり１スキャンアドレス信号は不要−とな
り入出力ビンを減少できる。(3) Prior Art and Problems Under the background as described above, a circuit as shown in FIG. S has conventionally been used. This means that all the FFs 45 to 48 in the logic block 41 are connected in a ring as a shift register, as shown by the broken line, and when scanning out, they are shifted sequentially from the 8C (8C)K during the scan. This is a method for reading the data. As above, logical block 4
1 (all FF45 to 481) are combined as a shift register, and the output of the last FF48 is transferred to the output result (
80) to the outside of the logic block 41, the only signal necessary for scan-out is the scan clock, and the 1-scan address signal is unnecessary, allowing the number of input/output bins to be reduced.

しかしながら、上述の方式を採った場合、スキャンクＨ
ｆりのみで順次ＦＦの内容￥ｔｌＲＤ出すことができる
ため、すべてのＦＦのスキャンアウト（全ログアウト）
のときは有利であるが、任意のＦＦのみｔスキャンアウ
トしようとするとき、シフトレジスタの最終段に近い部
分は少ないサイクル数（少ないスキャンクロック）です
むが、シフトレジスタの前段になる程すづクル数を要し
、ランダムにスキャンアウトすることが難しくなる。However, if the above method is adopted, scan H
You can scan out all FFs (all logout) because you can sequentially output the contents of FF\tlRD just by reading f.
However, when attempting to scan out only an arbitrary FF, the part near the final stage of the shift register requires fewer cycles (fewer scan clocks), but the earlier stages of the shift register require fewer cycles. It takes a lot of time and it becomes difficult to scan out randomly.

ｔた、シフトレジスタ構成により、データ全シフトして
しまうため、本来の論理回路の状ａｔ変えてしまう破壊
読出しとなり、システム動作中のスキャンアウトは不可
能であり、スキャンアウト會行う虎めには、システムの
動作を停止してから行い、その後、スキャンインの動作
によりスキャンインデータ（８ＩＤ）入力にデータを与
え破壊されたデータを復元する必要がある。ｔ＋シフト
レジスタ構成である虎め、あるＦＦが故障を起し喪場合
、そのＦＦより前段のＰＦの内容を知ることは困難であ
る。そのほか、データを復元しようとするとき、エラー
ＦＦより後段にはデータを転送できないため、復元動作
を行うことができない。In addition, due to the shift register configuration, all data is shifted, resulting in destructive readout that changes the state of the original logic circuit, making it impossible to scan out while the system is running. , it is necessary to perform this after stopping the system operation, and then restore the destroyed data by applying data to the scan-in data (8ID) input by the scan-in operation. In the case of a t+ shift register configuration, if a certain FF malfunctions and becomes unavailable, it is difficult to know the contents of the PFs in the preceding stage. In addition, when attempting to restore data, the data cannot be transferred to a stage subsequent to the error FF, so the restoration operation cannot be performed.

ｔた、ＦＦの、みがスキャンアウトの対象となり、論理
ゲートにスキャンアウトの対象とはならない等、上述の
ような種々の問題点がめった。In addition, various problems such as those described above were encountered, such as only the FFs being scanned out and the logic gates not being scanned out.

（４）発明の目的 本発明の目的は、前述の従来方式における問題点にかん
がみ、ＬＳＩの集積度が増加しても、入出力ビンの増加
の必要がなく、比較的速いサイクルでスキャンアウト１
行うことができ、スキャンアウトによりデータの破壊管
間すことなく、かつシステムの動作中においても非同期
にス中ヤンアウ）を可能にすることにある。(4) Object of the Invention In view of the problems in the conventional method described above, an object of the present invention is to eliminate the need for an increase in the number of input/output bins even when the degree of integration of LSI increases, and to achieve scanout in a relatively fast cycle.
The object of the present invention is to enable scanning to be performed asynchronously even while the system is in operation, without data destruction due to scan-out.

（５）　　発明の構成 この目的は本発明においては、データ処理システムを構
成するハード’）ｇアの情報を知るためのスキャンアウ
ト方式において、ス呼ヤンアドレスを供給するためのア
ドレス入力部に、直列入力信号を受は並列出力信号を供
給する機能【有する２、進カウンタ會真備し、鋏２進カ
ウンタは直列入力信号ドまたはカウント機能のいずれか
を選択的に指定する信号を受けてその機能が切換えられ
るようにされ、＃２進カウンタの入力には諌２進カウン
タを動作させるためのりＥｌ、り信号およびアドレスを
指定するための直列入力信号が加えられていることｔ％
黴とするスキャンアウト方式を提供することによって達
成される。(5) Structure of the Invention This object of the present invention is to provide an address input section for supplying a call address in a scan-out method for knowing information about hardware constituting a data processing system. A binary counter has the function of receiving a serial input signal and supplying a parallel output signal. is switched, and # the input of the binary counter is supplied with a signal for operating the binary counter and a serial input signal for specifying an address.t%
This is achieved by providing a scan-out method that removes mold.

（６）発明の実施例 本発明の一実施例としてのスキャンアウト方式を行う論
理ブロック（ＬＳＩ）のブロック回路図が第４図に示さ
れる。論理ブロック５１の内部には論理ゲート５２ない
し５４およびＦＦ５ｓないし５８が含まれる。上記論理
ゲート５２ないし５４およびＦＦ５５ないし５４には、
それぞれスキャンアドレスが割尚てられている。全部で
Ｘのアト°レスｔ！！する場合、０からＸまでのアドレ
スを表わすのに必要なアドレス線はｎ二１ｏｇ２ｘだけ
必要となり、スキャンアドレスｔａｎビｖトを必要とす
る。(6) Embodiment of the Invention A block circuit diagram of a logic block (LSI) that performs a scan-out method as an embodiment of the present invention is shown in FIG. Logic block 51 includes logic gates 52 to 54 and FFs 5s to 58. The logic gates 52 to 54 and FFs 55 to 54 include
A scan address is assigned to each. Totally X's address! ! In this case, n21og2x address lines are required to represent addresses from 0 to X, and scan address tan bits are required.

任意のゲートを九はＦＦｇスキャンアウトしようとする
とキハ、スキャンアドレス用カウンタ６０のモード信号
（ＳＲ／ＣＴ）’１ｍ直列゛入力七−ド（ｓＢ）にし、
上記ゲートまたはＦ’Ｐに与えられたスキャンアドレス
（Ｓム）を１ビツトずつ直列入力端子に加え、カウンタ
６０へ加えられたスキャンクロック（８Ｃ）信号でカウ
ンタ６０の中へセットする。上記ゲートまたはＦＦの出
力はＭＰＸ６１に供給されており１カウンタ６０の出力
はＭＰＸ６１の選択端子に供給されているから、前駅カ
ウンタ６０が示すスキャンアドレスに対応して、ＭＰＸ
６１により選択されたゲートまたはＦＦの出力管スキャ
ン結果（ＳＯ）として、論理プロ、り５１の外へと読出
すことができる。When attempting to scan out an arbitrary gate (9 FFg), the mode signal (SR/CT) of the scan address counter 60 is set to 1 m series input (sB),
The scan address (Sm) applied to the gate or F'P is added bit by bit to the serial input terminal, and set into the counter 60 by the scan clock (8C) signal applied to the counter 60. The output of the gate or FF is supplied to the MPX 61, and the output of the 1 counter 60 is supplied to the selection terminal of the MPX 61, so the MPX
The output tube scan result (SO) of the gate or FF selected by 61 can be read out from the logic processor 51.

前述のように、任意のゲートまたはＦＦｔスキャンしよ
うとするときは、スキャンアドレスのビット数ｎだけの
クロックサイクル會必要とし、ｎサイクルごとに読出す
ことができる。As mentioned above, when attempting to scan any gate or FFt, it requires clock cycles equal to the number of bits of the scan address n, and can be read every n cycles.

論理プ誼ツク内のスキャンアウト可能なすべてのゲート
およびＰＦ？ＦＦす多うな場合、すなわち全ログアウト
を行うときは、直列入力のモードによって、スキャンア
ドレス用カウンタ６０の初期化（ｒＯＪアドレス）を行
った後、カウンタ６０のそ−ドｔバイナリカウｙドアツ
ブそ−ド（ＣＴ）にする。以後、スキャン結果を読出し
た後、カウンタ６０ヘクロツク信号な１パルス入力して
、スキャンアドレスｔ「１」だけ増加する。前記手順ｔ
スキャンアドレスの９間数Ｘだけ繰返す、、とｔ’ＬＫ
より論理ブロック５１内の全ス中ヤンを行うときは、ｎ
＋Ｘｔづクルの動作だけで処理は終了する。All gates and PFs in the logic block that can be scanned out? When there are too many FFs, that is, when all logouts are performed, after initializing the scan address counter 60 (rOJ address) using the serial input mode, the binary counter 60 of the counter 60 is (CT). Thereafter, after reading the scan result, one pulse of a clock signal is input to the counter 60, and the scan address t is incremented by "1". Said procedure t
Repeat for the number X of scan addresses, , and t'LK
When performing a yan in all steps in the logic block 51, n
The process ends with just the +Xt operation.

上述のス呼ヤンアドレスの取扱いは、そのｔｔス呼キャ
ンイン場合にも適用できる。スキャンインは論理ブロッ
クの内部のゲートまたはＦＦ等の要素を外部からセット
する場合の操作であって、スキャンインＣａ５ｔ、スキ
ャンづンデータ（ＳＩＤ）入力、およびス中ヤンインク
ロック（８ＩＣ）、ｉｔ力によって行われる。The handling of the call scan address described above can also be applied to the case of the tt scan scan-in. Scan-in is an operation when setting elements such as gates or FFs inside a logic block from the outside, and includes scan-in Ca5t, scan-in data (SID) input, scan-in clock (8IC), and IT power. carried out by

前述の実施例においては、スキャンアウトの対象として
、Ｌ８Ｉから成る論理ブロックを用いて説明したが本発
明はこれに限られるものでなく、プリント板回路に回路
ｌ！票を多数装着した場合等においてスキャンアウトを
行う際、プリント板回路を外部へ接続する１続コネクタ
のビン数を減少させること等に応用できる。In the above-described embodiment, a logic block consisting of L8I was used as the scan-out target, but the present invention is not limited to this, and the circuit l! When performing scan-out when a large number of cards are attached, the present invention can be applied to reducing the number of bins of single connectors that connect printed circuit board circuits to the outside.

本爽施例においては、第４図に示されるように、スキャ
ンアウト可能な論理回路において、スキャンアドレスの
供給部に、直列入力を受は並列出力を供給する機能を有
するパイオリカウンタと、上記カウンタの動作モード（
直列入力そ−ドマ光はカウント機能）音指定する信号と
、カウンタ制御のためのクロック信号およびカウンタへ
の直列入力信号を設けること−より、スキャンアウトの
対象、となる論理ブロック内の集積度の増加、すなわち
ゲートおよびＦＦの数が増加しても、入出力ビンの増加
を招くことなく、任意のグートヤＦＦの内容を読出すこ
と、および論理プ゛ロック内の全スキャン（ログア６ト
）を行うときも、ス呼ヤンアドレスを毎サイクル与える
ことなく順次取出せるようにすることが可能となる。In this embodiment, as shown in FIG. 4, in a scan-out logic circuit, a scan address supply section includes a prior counter having a function of receiving serial inputs and supplying parallel outputs, and a prior counter having a function of receiving serial inputs and supplying parallel outputs; operating mode (
By providing a signal for specifying sound (the serial input sodomer light has a counting function), a clock signal for counter control, and a serial input signal to the counter, it is possible to determine the degree of integration within the logic block to be scanned out. Even if the number of gates and FFs increases, it is possible to read the contents of any gutya FF without incurring an increase in the number of input/output bins, and to perform all scans (log gates) within the logic block. Even when this is done, it is possible to sequentially take out the call address without having to give it every cycle.

（７）発明の効果 以上詳細に説明したように、本発明によれば、ＬＳＩの
集積度が増加しても、入出力ピンの増加の必要がなく、
比較的速いサイクルでスキャンアウトを行うことができ
、スキャンアウトによりデータの破壊を起すことなく、
かつシステムの動作中においても非同期にスキャンアウ
トを行うことができる。(7) Effects of the Invention As explained in detail above, according to the present invention, even if the degree of integration of LSI increases, there is no need to increase the number of input/output pins.
Scan-out can be performed in a relatively fast cycle, and data is not destroyed due to scan-out.
Additionally, scanout can be performed asynchronously even while the system is operating.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はスキャンアウト方式を説明するための一般的な
論理ブロックの集合体會示すブマ、り図、第２図は第１
図の集合体を構成する１つの論理ブロックのより詳細な
プａｙり回路図、第３図は従来形のスキャンアウト方式
を説明するための従来方式を行う論理ブロックのブロッ
ク回路図、第４図は本発明の一実施例としてのスキャン
アウト方式を行う論理ブロックのブロック回路図である
。 １１・・・―論理ブロック、 １２・・・・上位のスキャンアドレスレジスタ、１３１
噛■下位のスキャンアドレスレジスタ、１４＠拳・・マ
ルチプレクサ、 ２１・・−・　フリ、プフロ、ブ、 ２２・・拳・マルチプレクサ、 ３１．３２，５！Ｓ＠・・・論理ゲート、３４．３５，
３６，５７＠１１・・　フリ、プフロップ、３８・・・
・スｄｆヤンイン回路、 ４１・・・・倫理ブロック、 ４２　、４５．４４−＠ｅ−論理ゲート、４５　、４６
　、４７　、４８　＠＠＠・　フリップフロップ、５１
１■・論理ブロック、 ５２．５５，５４・・―・論理ゲート、５５．５６，５
７，５８・・−−フリ、プフロ、プ、５９・・・・スキ
ャンイン回路、 ６０・・・・カウンタ、 ６１・・・・マルチプレクサ。 特許出願人 富士通株式会社 特許出願代理人 弁理士　　青　　木　　　　　朗 弁理士　　西　　舘　　和　　之 弁理士　　内　　１）　幸　　男 弁理士　　山　　口　　昭　　之 第１図 １ 第２図 １１ 第３図 ４（１Figure 1 is a diagram showing a general assembly of logic blocks to explain the scan-out method, and Figure 2 is a diagram showing the assembly of general logic blocks to explain the scan-out method.
FIG. 3 is a more detailed playback circuit diagram of one logic block constituting the collection in the figure; FIG. 3 is a block circuit diagram of a logic block that performs the conventional scan-out method to explain the conventional scan-out method; FIG. 1 is a block circuit diagram of a logic block that performs a scan-out method as an embodiment of the present invention. FIG. 11...Logic block, 12... Upper scan address register, 131
Bit■Lower scan address register, [email protected], 21...-Fri, Pflo, Bu, 22...Fist multiplexer, 31.32,5! [email protected] gate, 34.35,
36,57@11... Furi, Pflop, 38...
・Sdf Yangin circuit, 41...Ethical block, 42, 45.44-@e-logic gate, 45, 46
, 47 , 48 @@@・ Flip-flop, 51
1■・Logic block, 52.55,54...Logic gate, 55.56,5
7, 58...Fri, Pflo, Pu, 59...Scan-in circuit, 60...Counter, 61...Multiplexer. Patent Applicant Fujitsu Limited Patent Attorney Akira Aoki Patent Attorney Kazuyuki Nishidate (1) Yukio Patent Attorney Akira Yamaguchi Figure 1 1 Figure 2 11 Figure 3 4 (1)

Claims (1)

【特許請求の範囲】 データ処理システムｔ＊成するハードウェアの情報葡知
るためのスキャンアウト方式において、スキャンアドレ
スを供給する大めのアドレス入力部に、直列入力信号を
受は並列出力信号【供給する機能を有する２進カウンタ
を真備し、＃２進カウンタは直列人力そ−ドま危はカウ
ント杷能のいずれかｔ選択的に指定する信号を受けてそ
の機能が切換えられるようにされ、＃２進カウンタの入
力には該２進カウンタを動作させるためのクロ。 り信号およびアドレスを指定するための直列入力信号が
加えられていることｔ％黴とするスキャンアウト方式。[Claims] In a scan-out method for determining information about hardware of a data processing system, a larger address input section for supplying a scan address receives a serial input signal and supplies a parallel output signal. The function of the binary counter is switched in response to a signal that selectively designates one of the counting functions when serial manual operation is dangerous. The input of the binary counter is a clock for operating the binary counter. A scan-out method in which a serial input signal for specifying the input signal and the address is applied.