JPH0355906A - Operational amplifier circuit - Google Patents

Abstract

PURPOSE:To make power consumption efficient, to attain high speed operation and to make the circuit stable against oscillation by adopting an output circuit to be in push-pull operation. CONSTITUTION:Differential outputs of a differential pair circuit 1. that is, 1st and 2nd differential signals are sent to an output circuit 5 via two signal paths and one signal is inputted to 2nd and 3rd cascode stage circuits 2B, 2C provided with transistors(TRs) Q11, Q14. The other signal is inputted to 1st and 4th cascode stage circuits 2A, 2D provided with transistors(TRs) Q10, Q15 and their outputs, that is, 1st and 4th cascode signals are inputted to 5th and 6th cascode stage circuits 2E, 2F provided with transistors(TRs) Q18, Q21 and the outputs, 5th and 6th cascode signals are converted into a 2nd single end signal by TRs Q17, Q22 to drive a gate of a TR Q23 of an output circuit 5.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 ？発明は演算増幅回路に関し、特に集積回路に適した演
算増幅回路に関する。[Detailed description of the invention] [Industrial application field] ? The present invention relates to an operational amplifier circuit, and more particularly to an operational amplifier circuit suitable for integrated circuits.

〔従来の技術〕[Conventional technology]

従来、この種の演算増幅回路は種々提案されているが、
その中で、第２図に示すようなフォールデッド・カスコ
ード型の演算増幅回路が知られている． この回路は、Ｐ型のトランジスタＱ，。〜Ｑ３■を備え
第１及び第２の入力信号ＩＮ．，ｒＮｔを入力して第１
及び第２の差動信号を出力する差動対回路ＩＡと、Ｎ型
のトランジスタＱｓｓ，　Ｑ３４を備え、前記第１の差
動信号を入力して第１のカスフード信号を出力する第１
のカスフード段回路２Ｇと、Ｎ型のトランジスタＱｓｔ
ｐ　Ｑｓｓを備え、前記第２０差動信号を入力して第２
のカスコード信号を出力する第２のカスコード段回路２
Ｍと、Ｐ型のトランジスタＱ，，，Ｑ，。を備え前記第
１及び第２のカスコード信号を入力してシングルエンド
信号を出力するシングルエンド変換回路３ｃと、ゲート
に前記シングルエンド信号を入力しドレインな出力端子
Ｔ０と接続するＰ型のトランジスタＱ４。、及びゲート
にバイアス電圧を印加しドレインを出力端子Ｔ０と接続
するＮ型のトランジスタＯｓｅを備え、Ａ級増幅動作を
行う出力回路５Ａと、トランジスタＱｚｓ〜Ｑ２．、及
び定電流源工，を備えトランジスタＱｓｏ＋　Ｑｓｓｐ
　Ｑｓ＊＋　Ｑｓｔ＋　Ｑ３１＃　Ｑ４ｏにバイアス電
圧を供給するバイアス回路４Ａとを有する構或となって
いた。Conventionally, various operational amplifier circuits of this type have been proposed, but
Among these, a folded cascode type operational amplifier circuit as shown in Figure 2 is known. This circuit consists of a P-type transistor Q. ~Q3■ and the first and second input signals IN. , rNt and enter the first
and a differential pair circuit IA that outputs a second differential signal, and a first differential pair circuit IA that inputs the first differential signal and outputs a first cass food signal.
The casshood stage circuit 2G and the N-type transistor Qst
p Qss, and receives the 20th differential signal and outputs the 2nd
a second cascode stage circuit 2 that outputs a cascode signal of
M, and P-type transistors Q,,,Q,. a single-end conversion circuit 3c which inputs the first and second cascode signals and outputs a single-end signal, and a P-type transistor Q4 whose gate inputs the single-end signal and whose drain is connected to the output terminal T0. . , and an N-type transistor Ose whose gate is applied with a bias voltage and whose drain is connected to the output terminal T0, and which performs class A amplification operation, and transistors Qzs to Q2 . , and a constant current source, a transistor Qso+Qssp
Qs*+ Qst+ Q31# A bias circuit 4A that supplies a bias voltage to Q4o was configured.

この回路は、入力電圧範囲が広く、周波数特性が良好で
あることが知られている。This circuit is known to have a wide input voltage range and good frequency characteristics.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述した従来の演算増幅回路は、出力回路５ＡがＡ級増
幅動作を行う構或となっているので、負荷に対する吸い
込み電流（第２図の回路の極性の場合）の最大値はトラ
ンジスタＱ，。のバイアス電流値であり、従って、この
演算増幅回路の動作速度を高速とする為には、トランジ
スタＱ３１のバイアス電流値を大きく設定しておく必要
があり、これは必然的に消費電力の増加を招き、許容消
費電力が小さい時は動作速度が大きく制限されるという
欠点があった． 本発明の目的は、消費電力の効率化をはかり動作速度を
高速化することができる演算増幅回路を提供することに
ある． 〔課題を解決するための手段〕 本発明の演算増幅回路は、ゲートに第１及び第２の入力
信号をそれぞれ対応して入力する一導電型の第１及び第
２のトランジスタを備え第１及び第２０差動信号を出力
する差動対回路と、逆導電型の第３のトランジスタを備
え前記第２の差動信号を入力して第１のカスコード信号
を出力する第１のカスコード段回路と、逆導電型の第４
のトランジスタを備え前記第２０差動信号を入力して第
２のカスコード信号を出力する第２のカスコード段回路
と、逆導電型の第５のトランジスタを備え前記第１の差
動信号を入力して第３のカスコード信号を出力する第３
のカスフード段回路と、逆導電型の第６のトランジスタ
を備え前記第ｌの差動信号を入力して第４のカスコード
信号を出力する第４のカスコード段回路と、一導電型の
第７のトランジスタを備え前記第１のカスコード信号を
入力して第５のカスコード信号を出力する第５のカスコ
ード段回路と、一導電型の第８のトランジスタを備え前
記第４のカスフード信号を入力して第６のカスコード信
号を出力する第６のカスコード段回路と、第１及び第２
の入力端にそれぞれ対応して前記第２及び第３のカスコ
ード信号を入力し第１のシングルエンド信号を出力する
第１のシングルエンド変換回路と、第１及び第２の入力
端にそれぞれ対応して前記第５及び第６のカスコード信
号を入力し第２のシングルエンド信号を出力する第２の
シングルエンド変換回路と、ゲートに前記第１及び第２
のシングルエンド信号をそれぞれ対応して入力しドレイ
ンを共に出力端子と接続する一導電型及び逆導電型の第
９及び第１０のトランジスタを備えた出力回路とを有し
ている。In the conventional operational amplifier circuit described above, the output circuit 5A performs class A amplification operation, so that the maximum value of the sink current to the load (in the case of the polarity of the circuit shown in FIG. 2) is the transistor Q. Therefore, in order to increase the operating speed of this operational amplifier circuit, it is necessary to set the bias current value of transistor Q31 to a large value, which inevitably increases power consumption. However, when the allowable power consumption is low, the operating speed is severely limited. An object of the present invention is to provide an operational amplifier circuit that can increase the efficiency of power consumption and increase the operating speed. [Means for Solving the Problems] An operational amplifier circuit of the present invention includes first and second transistors of one conductivity type, each of which inputs a first and second input signal to its gate in a corresponding manner. a differential pair circuit that outputs a 20th differential signal; and a first cascode stage circuit that includes a third transistor of an opposite conductivity type and receives the second differential signal and outputs a first cascode signal. , the fourth of opposite conductivity type
a second cascode stage circuit comprising a transistor, inputting said 20th differential signal and outputting a second cascode signal; and comprising a fifth transistor of opposite conductivity type, inputting said first differential signal. a third cascode signal that outputs a third cascode signal.
a fourth cascode stage circuit including a sixth transistor of opposite conductivity type and inputting the first differential signal and outputting a fourth cascode signal; and a seventh cascode stage circuit of one conductivity type. a fifth cascode stage circuit comprising a transistor and inputting the first cascode signal and outputting a fifth cascode signal; and an eighth cascode stage circuit comprising a transistor of one conductivity type and inputting the fourth cascode signal and outputting a fifth cascode signal. a sixth cascode stage circuit that outputs six cascode signals;
a first single-ended conversion circuit that inputs the second and third cascode signals and outputs the first single-ended signal, corresponding to the input terminals of the circuit; a second single-end conversion circuit that inputs the fifth and sixth cascode signals and outputs a second single-end signal;
and an output circuit including ninth and tenth transistors of one conductivity type and opposite conductivity type, each of which inputs a single-end signal corresponding to the output terminal, and whose drains are connected to an output terminal.

〔実施例〕〔Example〕

次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.

第１図は本発明の一実施例を示す回路図である．この実
施例は、ゲートに第１及び第２の入力信号ＩＮＩ，ＩＮ
Ｉをそれぞれ対応して入力しンースを共通接続するＰ型
の第１及び第２のトランジスタＱ　ｒ　，　Ｑ　ｓと、
これらトランジスタＱ　ｔ　，　Ｑ　ｓのソースと電源
端子（電圧ｖｐ）との間に接続されたトランジスタＱ，
とを備えトランジスタＱ７，Ｑ．のドレインから第１及
び第２の差動信号を出力する差動対回路１と、Ｎ型の第
３のトランジスタＱ１。及びトランジスタＱ０を備え前
記第２の差動信号を入力して第ｌのカスコード信号を出
力スる第１のカスコード段回路２Ａと、Ｎ型の第４のト
ランジスタＱｌ１及び第ｌのカスプード段回路２Ａと共
用のトランジスタＱ，を備え前記第２の差動信号を入力
して第２のカスコード信号を出力する第２のカスコード
段回路２Ｂと、Ｎ型の第５のトランジスタＱｌ４及びト
ランジスタＱ１．を備え前記第１の差動信号を入力して
第３のカスフード信号を出力する第３のカスコード段回
路２ｃと、Ｎ型の第６のトランジスタＱｌｌ及び第３の
カスコード段回路２。と共用のトランジスタｑ＋ｓを備
え前記第１の差動信号を入力して第４のカスコード信号
を出力する第４のカスコード段回路２Ｄと、Ｐ型の第７
のトランジスタＱ．及びトランジスタＱ１．を備え前記
第１のカスコード信号を入力して第５のカスコード信号
を出力する第５のカスコード段回路２８と、Ｐ型の第８
のトランジスタＱ２ｌ及びトランジスタＱ，。を備え前
記第４のカスコード信号を入力して第６のカスコード信
号を出力する第６のカスコード段回路２，と、Ｐ型のト
ランジスタＱ１．，Ｑ，３を備え第１及び第２の入力端
にそれぞれ対応して前記第２及び第３のカスコード信号
を入力し第１のシングルエンド信号を出力する第１のシ
ングルエンド変換回路３Ａと、トランジスタＱ．，，Ｑ
．．を備え第１及び第２の入力端にそれぞれ対応して前
記第５及び第６のカスコード信号を入力し第２のシング
ルエンド信号を出力する第２のシングルエンド変換回路
３Ｂと、Ｎ型のトランジスタＱ１〜Ｑ４，Ｐ型のトラン
ジスタＱ，及び逆電流源Ｉ１を備えトランジスタＱ　ｓ
　，　Ｑ　＊〜Ｑ．．，Ｑ，．〜Ｑ　ｒ　＊　ａ　Ｑ　
＋　ｓ〜Ｑｌ，にバイアス電圧な供給するバイアス回路
４と、ゲートに前記第１及び第２のシングルエンド信号
をそれぞれ対応して入力しドレインを共に出力端子Ｔ０
と接続するＰ型及びＮ型の第９及び第１０のトランジス
タＱ２４，Ｑ２３を備えた出力回路５とを有する構成と
なっている。FIG. 1 is a circuit diagram showing one embodiment of the present invention. In this embodiment, the gates are provided with first and second input signals INI, IN
P-type first and second transistors Q r and Q s which respectively input I and have their respective sources connected in common;
A transistor Q, which is connected between the sources of these transistors Q t and Q s and a power supply terminal (voltage vp),
and transistors Q7, Q. A differential pair circuit 1 outputting first and second differential signals from the drains of the differential pair circuit 1 and a third N-type transistor Q1. and a first cascode stage circuit 2A including a transistor Q0 and inputting the second differential signal and outputting a first cascode signal, and a fourth N-type transistor Ql1 and a first cascode stage circuit 2A. A second cascode stage circuit 2B includes a common transistor Q, and inputs the second differential signal and outputs a second cascode signal, and a fifth N-type transistor Ql4 and a transistor Q1. a third cascode stage circuit 2c which inputs the first differential signal and outputs a third cascode signal; a sixth N-type transistor Qll; and a third cascode stage circuit 2. a fourth cascode stage circuit 2D that includes a transistor q+s shared with the transistor q+s and inputs the first differential signal and outputs a fourth cascode signal;
Transistor Q. and transistor Q1. a fifth cascode stage circuit 28 which inputs the first cascode signal and outputs a fifth cascode signal;
transistor Q2l and transistor Q,. and a P-type transistor Q1. , Q, 3, and inputs the second and third cascode signals and outputs the first single-end signal in correspondence with the first and second input ends, respectively; Transistor Q. ,,Q
．． ．． a second single-end conversion circuit 3B that inputs the fifth and sixth cascode signals and outputs a second single-end signal in correspondence with the first and second input terminals, respectively; and an N-type transistor. Q1 to Q4, a P-type transistor Q, and a transistor Qs including a reverse current source I1
, Q * ~ Q. ．． ,Q,. ~Q r * a Q
A bias circuit 4 that supplies a bias voltage to +s~Ql, and a gate that inputs the first and second single-end signals correspondingly to each other, and a drain that is connected to an output terminal T0.
The output circuit 5 includes ninth and tenth P-type and N-type transistors Q24 and Q23 connected to the output circuit 5.

かかる構戒において、入力信号ＩＮ．，ＩＮ！が入力さ
れた時の動作について説明する。In such a configuration, the input signal IN. ,IN! The operation when is input will be explained.

差動対回路１の差動出力、すなわち第１及び第２の差動
信号は２つの信号系路を持ち出力回路５へ伝達されるが
、その１つの信号系路は、トランジスタＱ　ｌｌ＃　Ｑ
ｌ４を備えた第２及び第３のカスコード段回路２Ｂ，２
。に入力され、その出力、すなわち第２，第３のカスコ
ード信号がトランジスタＱｌ２Ｉ　Ｑ１３で第１のシン
グルエンド信号に変換され、出力回路５のトランジスタ
Ｑ２４のゲートを駆動する。The differential output of the differential pair circuit 1, that is, the first and second differential signals, has two signal paths and is transmitted to the output circuit 5, one of which is transmitted through the transistor Qll#Q.
second and third cascode stage circuits 2B, 2 with l4
. The output, that is, the second and third cascode signals, is converted into a first single-ended signal by the transistor Q12IQ13, and drives the gate of the transistor Q24 of the output circuit 5.

他の１つの信号系路は、トランジスタＱ．．，Ｑｌ．を
備えた第１及び第４のカスコード段回路２　Ａ　ｒ２Ｄ
に入力され、その出力、すなわち第ｌ，第４の？スコー
ド信号がトランジスタｑ＋ｓ，　Ｑｔ＋を備えた第５及
び第６のカスコード段回路２■　２２に入力され、さら
にその出力、すなわち第５，第６のカスコード信号がト
ランジスタＱｌｆ＃　Ｑ２■で第２のシングルエンド信
号に変換され、出力回路５のトランジスタＱ１３のゲー
トを駆動する。Another signal path includes transistor Q. ．． , Ql. First and fourth cascode stage circuits 2 A r2D with
and its output, i.e. the lth, 4th ? The cascode signal is input to the fifth and sixth cascode stage circuits 222, which are equipped with transistors q+s and Qt+, and the outputs thereof, that is, the fifth and sixth cascode signals, are input to the second single stage circuit 22 by the transistors Qlf#Q2. It is converted into an end signal and drives the gate of transistor Q13 of output circuit 5.

従って、出力回路５は所謂プッシュブル動作を行うこと
になり、消費電力の効率化をはかることができ、かつ負
荷に対して正負両サイクルともに高速に動作することが
できる。Therefore, the output circuit 5 performs a so-called push-pull operation, which makes it possible to improve the efficiency of power consumption and to operate at high speed in both positive and negative cycles with respect to the load.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、出力回路をプッシュプル
動作させる構或とすることにより、消費電力の効率化を
はかることができ、かつ高速動作を達成することができ
る効果がある。又、カスフード回路の多段構戒であるの
で、発振現象に対しても安定であるという効果もある。As described above, the present invention has the effect of making it possible to improve the efficiency of power consumption and achieve high-speed operation by configuring the output circuit to perform push-pull operation. Furthermore, since it is a multi-stage structure of the cass hood circuit, it also has the effect of being stable against oscillation phenomena.

４．4.

【図面の簡単な説明】[Brief explanation of drawings]

第ｌ図は本発明の一実施例を示す回路図、第２図は従来
の演算増幅回路の一例を示す回路図である。 １，ＩＡ・・・・・・差動対回路、２Ａ〜２１・・・・
・カスコード段回路、３Ａ〜３。・・・・・・シングル
エンド変換回路、４，４１・・・・・バイアス回路、５
，５Ａ・・・・・・出力回路、Ｉｌｌ　Ｉ２・・・・・
・定電流源、Ｑ１〜Ｑ，。・・・・・・トランジスタ。FIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIG. 2 is a circuit diagram showing an example of a conventional operational amplifier circuit. 1, IA...Differential pair circuit, 2A~21...
- Cascode stage circuit, 3A~3. ...Single-end conversion circuit, 4,41...Bias circuit, 5
, 5A... Output circuit, Ill I2...
- Constant current source, Q1~Q,. ...Transistor.

Claims (1)

【特許請求の範囲】[Claims] 　ゲートに第１及び第２の入力信号をそれぞれ対応して
入力する一導電型の第１及び第２のトランジスタを備え
第１及び第２の差動信号を出力する差動対回路と、逆導
電型の第３のトランジスタを備え前記第２の差動信号を
入力して第１のカスコード信号を出力する第１のカスコ
ード段回路と、逆導電型の第４のトランジスタを備え前
記第２の差動信号を入力して第２のカスコード信号を出
力する第２のカスコード段回路と、逆導電型の第５のト
ランジスタを備え前記第１の差動信号を入力して第３の
カスコード信号を出力する第３のカスコード段回路と、
逆導電型の第６のトランジスタを備え前記第１の差動信
号を入力して第４のカスコード信号を出力する第４のカ
スコード段回路と、一導電型の第７のトランジスタを備
え前記第１のカスコード信号を入力して第５のカスコー
ド信号を出力する第５のカスコード段回路と、一導電型
の第８のトランジスタを備え前記第４のカスコード信号
を入力して第６のカスコード信号を出力する第６のカス
コード段回路と、第１及び第２の入力端にそれぞれ対応
して前記第２及び第３のカスコード信号を入力し第１の
シングルエンド信号を出力する第１のシングルエンド変
換回路と、第１及び第２の入力端にそれぞれ対応して前
記第５及び第６のカスコード信号を入力し第２のシング
ルエンド信号を出力する第２のシングルエンド変換回路
と、ゲートに前記第１及び第２のシングルエンド信号を
それぞれ対応して入力しドレインを共に出力端子と接続
する一導電型及び逆導電型の第９及び第１０のトランジ
スタを備えた出力回路とを有することを特徴とする演算
増幅回路。a differential pair circuit that includes first and second transistors of one conductivity type that respectively input first and second input signals to their gates and outputs first and second differential signals, and a differential pair circuit that outputs first and second differential signals; a first cascode stage circuit comprising a third transistor of the type of conductivity, inputting the second differential signal and outputting the first cascode signal; and a fourth transistor of the opposite conductivity type, the second differential a second cascode stage circuit that inputs a differential signal and outputs a second cascode signal; and a fifth transistor of opposite conductivity type; inputs the first differential signal and outputs a third cascode signal; a third cascode stage circuit;
a fourth cascode stage circuit including a sixth transistor of opposite conductivity type and inputting the first differential signal and outputting a fourth cascode signal; and a seventh transistor including a seventh transistor of one conductivity type. a fifth cascode stage circuit that inputs the cascode signal and outputs a fifth cascode signal; and an eighth transistor of one conductivity type, inputs the fourth cascode signal and outputs a sixth cascode signal. a sixth cascode stage circuit that inputs the second and third cascode signals and outputs a first single-ended signal in correspondence with the first and second input terminals, respectively; a second single-end conversion circuit that inputs the fifth and sixth cascode signals and outputs a second single-end signal in correspondence with the first and second input terminals; and an output circuit comprising ninth and tenth transistors of one conductivity type and opposite conductivity type, respectively inputting the second single-ended signal and having drains connected to the output terminal. Operational amplifier circuit.