JPH03286606A

JPH03286606A - Operational amplifier circuit

Info

Publication number: JPH03286606A
Application number: JP2088708A
Authority: JP
Inventors: Toshiyuki Eto; 江藤　俊之
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-04-03
Filing date: 1990-04-03
Publication date: 1991-12-17

Abstract

PURPOSE:To drive a load at positive and negative cycles and to speed up the operation by providing a single end circuit receiving a signal frown a differential pair circuit and adopting a push-pull output stage circuit for the circuit driven by the single end circuit. CONSTITUTION:Signals V1, V2 as differential outputs are outputted from a differential complementary circuit 1 receiving input signals IN1, IN2. The signals are divided into two, the one is inputted to a single end circuit 2A similar to the case with a conventional circuit and converted into a single signal V3. The signal drives a transistor(TR) Q19 of an output stage circuit 3. The other is inputted to single end circuit 2B provided newly and converted into a single signal V4. The signal drives a TR Q20 of the output stage circuit 3. The TRs Q19, Q20 act like a push-pull circuit and drive a load for both positive and negative cycles at a high speed.

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は演算増幅回路に関し、特に集積回路に適した演
算増幅回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an operational amplifier circuit, and particularly to an operational amplifier circuit suitable for integrated circuits.

〔従来の技術〕[Conventional technology]

一般に演算増幅回路は種々提案されているが、その中で
第２図に示す回路は、フォールブラＦ・カスコード演算
増幅回路として知られている。Generally, various operational amplifier circuits have been proposed, and among them, the circuit shown in FIG. 2 is known as a Fallbra F-cascode operational amplifier circuit.

この回路は、トランジスタＱ２．Ｑ８．Ｑ６の差動対回
路ｌと、トランジスタＱ、〜Ｑｌｌのカスコード段を形
成するシングルエンド回路２Ａと、トランジスタＱ　１
９　、　Ｑ　２°の出力段回路３Ａと電流源■、とトラ
ンジスタＱ１〜Ｑ５ともて形成されたバイアス回路４と
を有する構成となっている。This circuit consists of transistors Q2. Q8. A differential pair circuit 1 of Q6, a single-end circuit 2A forming a cascode stage of transistors Q, to Qll, and a transistor Q1
9, Q 2° output stage circuit 3A, current source 2, and bias circuit 4 formed with transistors Q1 to Q5.

この回路においては、入力電圧範囲が広く、周波数特性
が良好であるということが知られている。また、この回
路の出力段回路３Ａは、シングルエンド回路２Ａの出力
信号Ｖ３を入力とするＡ級増幅回路となっており、この
極性の場合の負荷に対する吸い込み電流の最大値はトラ
ンジスタＱ２°のバイアス電流となっている。This circuit is known to have a wide input voltage range and good frequency characteristics. In addition, the output stage circuit 3A of this circuit is a class A amplifier circuit that receives the output signal V3 of the single-ended circuit 2A as an input, and the maximum value of the sink current for the load in this polarity is determined by the bias of the transistor Q2°. It is a current.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述した従来の演算増幅回路は、出力段回路３ＡがＡ級
増幅回路となっており、負荷に対する吸い込み電流の最
大値はトランジスタＱ２０のバイアス電流値となってい
るので、この演算増幅回路の動作速度を高速化する為に
は、トランジスタＱ２０のバイアス電流を大きく設定し
ておく必要があり、これは必然的に消費電力の増加を招
き、また、許容消費電力が小さい時には動作速度が大き
く制限されるという欠点があった。In the conventional operational amplifier circuit described above, the output stage circuit 3A is a class A amplifier circuit, and the maximum value of the sink current to the load is the bias current value of the transistor Q20, so the operating speed of this operational amplifier circuit is In order to speed up the operation, it is necessary to set the bias current of transistor Q20 to a large value, which inevitably leads to an increase in power consumption, and also greatly limits the operating speed when the allowable power consumption is small. There was a drawback.

本発明の目的は、このような欠点を除き、動作〔課題を
解決するための手段〕本発明の演算増幅回路は、ゲートに第１及び第２の入力
信号をそれぞれ対応して入力しソースを共通接続しドレ
インから第１及び第２の信号をそを前記第１及び第２の
トランジスタのドレインをそれぞれ対応して接続してカ
スコード回路を形成し、これら第１及び第２のトランジ
スタのドレインからの信号に応じた第３の信号を出力す
る第１のシンクルエンド回路と、第１及び第２の入力端
に前記第１及び第２の信号をそれぞれ対応して入力しこ
れら第１及び第２の信号に応じた第４の信号を出力する
第２のシングルエンド回路と、第１の電源供給端子と出
力端子との昂に″接続されゲートに前記第３の信号を入
力し、前記出力端子に接続された負荷回路を駆動する第
３のトランジスタ、及び第２の電源供給端子と前記出力
端子との間に接続されゲートに前記第４の信号を入力し
て前記第３のトランジスタと共にブンシュプル動作を行
う第４のトランジスタを備えた出力段回路とを有してい
る。An object of the present invention is to eliminate such drawbacks and operate the operational amplifier circuit of the present invention. A cascode circuit is formed by connecting the drains of the first and second transistors correspondingly to each other, and connecting the first and second signals from the drains of the first and second transistors. a first single-end circuit that outputs a third signal corresponding to the signal; a second single-ended circuit that outputs a fourth signal according to the signal; a second single-ended circuit that is connected to the first power supply terminal and the output terminal; inputs the third signal to the gate; and a third transistor connected between the second power supply terminal and the output terminal, inputting the fourth signal to the gate thereof, and performing a bunshupull operation together with the third transistor. and an output stage circuit including a fourth transistor that performs.

〔実施例〕〔Example〕

次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.

第１図は本発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing one embodiment of the present invention.

この実施例は、ゲートに第１及び第２の入力信号ＩＮ１
．ＩＮ２をそれぞれ対応して入力しソースを共通接続し
ドレインから第１及び第２の信号■１゜Ｖ２をそれぞれ
対応して出力する第１及び第２のトランジスタＱ、、Ｑ
、、及び電流源用のトランジスタＱ６を備えた差動対回
路１と、トランジスタＱ、〜Ｑ１４を備え、第１及び第
２の入力端をトランジスタＱ　７．　Ｑ　ａのドレイン
とそれぞれ対応して接続してカスコード回路を形成し、
これらトランシンクルエンド回路２Ａと、トランジスタ
Ｑ１５〜Ｑ１８を備え、第１及び第２の入力端に第１及
び第２の信号Ｖ、、Ｖ、ｔそれぞれ対応して入力しこれ
ら第１及び第２の信号Ｖ、、Ｖ２に応じた第４の信号Ｖ
４な出力する第２のンンクルニンド回路２Ｂと、電源電
圧■。０を供給する第１の電源供給端子と８丁Ｑ列端子りとの間に接続されゲートに第３の信号Ｖ３を入
力し、出力端子Ｔ０に接続された負荷回路を駆動するト
ランジスタＱ１９、及び第２の電源供給端子である接地
端子と出力端子Ｔ。との間に接続されゲートに第４の信
号Ｖ４を入力してトランジスタＱ１．と共にプッシュプ
ル動作を行うトランジスタＱ２０を備えた出力段回路３
と、トランジスタＱ、〜Ｑ５を備え、差動対回路１．／
ンクルエンド回路２Ａ等にバイアス電圧を供給するバイ
アス回路４とを有する構成となっており、第２図に示さ
れた回路とは、シンクルエンド回路２Ｂが付加された点
と、出力段回路３がフッシュプル型になっている点が相
違する。This embodiment has first and second input signals IN1 on the gate.
．． First and second transistors Q, Q, whose sources are connected in common and output the first and second signals 1°V2 from their drains respectively;
, , and a differential pair circuit 1 including a transistor Q6 for a current source, and transistors Q, to Q14, and the first and second input terminals are connected to the transistor Q7. Q A is connected to the drain of a correspondingly to form a cascode circuit,
These trundle end circuits 2A and transistors Q15 to Q18 are provided, and first and second signals V, , V, and t are inputted to the first and second input terminals in correspondence with each other. A fourth signal V according to the signals V, , V2
The second output circuit 2B outputs 4 and the power supply voltage ■. a transistor Q19 connected between the first power supply terminal supplying 0 and the 8th column terminal, inputting a third signal V3 to its gate, and driving a load circuit connected to the output terminal T0; A ground terminal which is a second power supply terminal and an output terminal T. are connected between transistors Q1. Output stage circuit 3 equipped with a transistor Q20 that performs push-pull operation
, and transistors Q, ~Q5, a differential pair circuit 1. /
The circuit is different from the circuit shown in FIG. 2 in that a sinkle-end circuit 2B is added and the output stage circuit 3 has a push-pull circuit. The difference is in the shape.

次に、この実施例の動作について説明する。Next, the operation of this embodiment will be explained.

入力信号ＩＮ＋、ＩＮ２を入力した差動対回路１からは
、差動出力としての第１及び第２の信号Ｖｌ。The differential pair circuit 1 which receives the input signals IN+ and IN2 outputs first and second signals Vl as differential outputs.

■２が出力される。■2 is output.

この第１及び第２の信号Ｖ　＋　、　Ｖ　２は２組に分
ヒれ、一方の組は従来例を同様にシングルエンド回路２Ａ
に入力されて単一の第３の信号Ｖ３に変換され、この第
３の信号Ｖ３により出力段回路３のトランジスタＱ１９
を駆動スる。These first and second signals V + and V 2 are divided into two sets, and one set is connected to the single-end circuit 2A in the same way as the conventional example.
and is converted into a single third signal V3, and this third signal V3 causes the transistor Q19 of the output stage circuit 3 to
Drive the.

第１及び第２の信号Ｖ、、Ｖ２のもう一方の組は、新た
に設けられたシンクルエンド回路２Ｂに入力されて単一
の第４の信号Ｖ４に変換され、この第４の信号■４によ
り出力段回路３のトランジスタＱ２０を駆動する。The other set of the first and second signals V, V2 is input to the newly provided single end circuit 2B and converted into a single fourth signal V4. The transistor Q20 of the output stage circuit 3 is driven by this.

こうしてトランジスタＱ＋９．　Ｑ２０は所謂プッシュ
プル動作を行うことになり、従って、負荷に対して正負
面サイクルともに高速に動作することができる。また、
出力段回路３はプッシュプル動作となっているので、従
来のＡ級増幅回路に比較して消費電力を低減することが
てきる。Thus transistor Q+9. Q20 performs a so-called push-pull operation, and therefore can operate at high speed in both positive and negative cycles relative to the load. Also,
Since the output stage circuit 3 has a push-pull operation, power consumption can be reduced compared to a conventional class A amplifier circuit.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、差動対回路からの第１及
び第２の信号を入力して第４の信号を出力する２番目の
シングルエンド回路を設け、出力段回路の従来は固定バ
イアスであったトランジスタを、このシングルエンド回
路からの第４の信号により駆動して出力段回路をプッシ
ュプル型にする構成とすることにより、負荷が正負面サ
イクルとも駆動されるので動作の高速化をはかることが
でき、しかも消費電流を低減することができる効果があ
る。As explained above, the present invention provides a second single-ended circuit that inputs the first and second signals from the differential pair circuit and outputs the fourth signal, and conventionally the output stage circuit has a fixed bias. By driving the transistor with the fourth signal from this single-ended circuit and making the output stage circuit a push-pull type, the load is driven in both positive and negative cycles, resulting in faster operation. This has the effect of being able to measure the current consumption and reduce current consumption.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例を示す回路図、第２図は従来
の演算増幅回路の一例を示す回路図である。１・・・・・・差動対回路、２Ａ、２Ｂ・・・・・・シ
ングルエンド回路、３，３Ａ・・・・・・出力段回路、
４・・・・・・バイアス回路、■１・・・・・・電流源
、Ｑ１〜Ｑ２°・・・・・トランジスタ。FIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIG. 2 is a circuit diagram showing an example of a conventional operational amplifier circuit. 1...Differential pair circuit, 2A, 2B...Single-end circuit, 3,3A...Output stage circuit,
4...Bias circuit, ■1...Current source, Q1~Q2°...Transistor.

Claims

【特許請求の範囲】[Claims]

ゲートに第１及び第２の入力信号をそれぞれ対応して入
力しソースを共通接続しドレインから第１及び第２の信
号をそれぞれ対応して出力する第１及び第２のトランジ
スタを備えた差動対回路と、第１及び第２の入力端を前
記第１及び第２のトランジスタのドレインとそれぞれ対
応して接続してカスコード回路を形成し、これら第１及
第２のトランジスタのドレインからの信号に応じた第３
の信号を出力する第１のシングルエンド回路と、第１及
び第２の入力端に前記第１及び第２の信号をそれぞれ対
応して入力しこれら第１及び第２の信号に応じた第４の
信号を出力する第２のシングルエンド回路と、第１の電
源供給端子と出力端子との間に接続されゲートに前記第
３の信号を入力し前記出力端子に接続された負荷回路を
駆動する第３のトランジスタ、及び第２の電源供給端子
と前記出力端子との間に接続されゲートに前記第４の信
号を入力して前記第３のトランジスタと共にプッシュプ
ル動作を行う第４のトランジスタを備えた出力段回路と
を有することを特徴とする演算増幅回路。A differential transistor comprising first and second transistors whose gates respectively receive first and second input signals, whose sources are commonly connected and whose drains output the first and second signals, respectively. a pair circuit, and a cascode circuit is formed by connecting first and second input terminals correspondingly to the drains of the first and second transistors, and a signal from the drains of the first and second transistors is connected. 3rd according to
a first single-ended circuit that outputs a signal; and a fourth single-ended circuit that inputs the first and second signals to first and second input terminals, respectively, and that responds to the first and second signals. a second single-ended circuit that outputs a signal; and a second single-ended circuit that is connected between the first power supply terminal and the output terminal and inputs the third signal to the gate to drive a load circuit connected to the output terminal. a third transistor; and a fourth transistor connected between the second power supply terminal and the output terminal, inputting the fourth signal to its gate and performing a push-pull operation together with the third transistor. An operational amplifier circuit comprising an output stage circuit.