JPH0354510B2

JPH0354510B2 -

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Publication number: JPH0354510B2
Application number: JP57107757A
Authority: JP
Priority date: 1982-06-22
Filing date: 1982-06-22
Publication date: 1991-08-20
Also published as: JPS58223964A

Description

【発明の詳細な説明】本発明は複写機、フアクシミリなどにおける光
電変換素子を用いた原稿読取装置のシエーデイン
グ補正装置に関する。

記録すべき原稿をランプによつて照射し、その
反射光を反射鏡やレンズを含む光学系を通して、
固体撮像素子やフオトダイオードアレイなどの光
電変換素子に入射し、電気信号に変換した後、針
状電極などにより静電荷像を形成し現像して記録
像を作る記録装置がすでに知られ広く利用されて
いる。

この種の記録装置では均一濃度の原稿面を読取
つても光電変換信号の出力が不均一となり、特に
中央部に比べて端部の出力が小さく記録面像とし
ては、信号出力が小さい部分では黒つぽくなるな
ど濃度が不均一になる現象がみられる。この現象
はシエーデイングと呼ばれ、その原因としては次
のものが考えられる。

(イ) 原稿照射ランプの照度ムラと照度変化原稿照射ランプにはたとえば螢光灯が用いら
れるが、ランプ長は有限であり発光機構***
部より両端部の発光輝度が低いため照度は低く
なる。また、螢光灯は使用するにつれて両端部
が黒化してきたり、取付け方によつても照度分
布が変化する。

(ロ) 光学系のレンズによる減光作用光学系のレンズを通過する光量はコサイン４
乗則により周辺で低下し、たとえば半画角が20
度のとき周辺部光量は中央部の78％になる。

(ハ) 光電変換素子の感度の不均一電荷結合素子（CCD）などの固体撮像素子
やダイオードアレイなどの光電変換素子は製作
上や製造上の理由などで感度が不均一になるこ
とがある。

このシエーデイングを補正するために従来種々
の補正対策がとられている。たとえば配光板を設
けてランプ中央の光量を周辺部の光量に合わせる
ように低下させてランプの配光特性をランプの全
長にわたつて均一にする方法が知られているが、
この方法は初期状態においては有効であるが使用
とともに生ずる端部の黒化に対してはほとんど効
果がなく、これに対処するためにはその都度配光
板を調整しなければならないという不都合があ
る。そこで正確な補正をするには、原稿読取り用
の光電変換素子とは別にシエーデイング波形を出
力する光電変換素子を近くに設け、原稿を読取つ
た画像信号とシエーデイング波形とを演算する方
法が考えられているが、この方法で光源のシエー
デイングは補正できても光電変換素子の感度の不
均一や周囲温度の変化による感度変動までは補正
できないという問題がある。さらに別の補正方法
として均一照度面を光電変換した信号をＡ／Ｄ変
換して記憶素子に記憶し、原稿読取り時に記憶内
容を読出してシエーデイングを補正する方法があ
る。この方法による補正精度はかなり良いが、
Ａ／Ｄ変換器の変換時間は光電変換素子の駆動周
波数が高くなればなるほど短かくなり、一般の
Ａ／Ｄ変換器では非常に困難になり高速読取りに
対しては不都合である。また、光電変換素子の画
素数が多くなるにつれて、記憶素子の容量が大き
くなるという欠点がある。

本発明は上記の点にかんがみ、原稿画像を読取
る前に、均一反射面からの光情報に基づいてシエ
ーデイング補正係数を求めてRAMなどの記憶素
子に記憶させ、原稿読取り時に記憶素子の内容を
読出して原稿画像信号に対して、又は、該原稿画
像信号をデイザ法等によつて２値化するためのし
きい値に対して補正することにより経年変化や温
度変化によるランプの配光特性変動および光電変
換素子の感度不均一性に対しても有効なシエーデ
イング補正装置を堤供するものである。ただし、
シエーデイング補正係数を求め記憶素子に記憶す
るには非常に高速な処理回路および高速読込みか
つ大容量の記憶素子を必要とし、それらが高価で
あり高速読取りにおいてはそのアクセス時間が充
分でない。

そこで本発明においては補正係数を求めるにあ
たり、サンプル数を少なくして行ない、出力時に
は補間法により非サンプリング時の補正係数を求
め、かつ補正係数出力時に次の補正係数を求めて
おく並列処理を行なうことにより高速読取りに対
しても充分対応することができる。またサンプル
数をシエーデイング特性に応じて特定の範囲ごと
に変えることにより正確な補正を行なうものであ
る。

以下図面に基づいて本発明を説明する。

第１図は原稿台移動式の原稿読取装置を有する
複写機の原稿読取り部の構成の一例を概略的に示
しており、原稿台１上に載置した原稿２をランプ
３により照射し、原稿２からの反射光をミラー
４、レンズ５を介して光電変換素子６に入射させ
電気画像信号に変換する。この例では原稿台１の
前方の非画像領域に白色の反射面７が設けてあ
る。

さて、原稿読取り時に原稿台１が白矢印方向に
移動したとき、一回の走査で反射面７からの反射
光により光電変換素子６から出力される信号の波
形は第２図にＡで示すようになる。これは読取り
装置全体のシエーデイング波形を示す。一般に、
光電変換素子はｎ個の単位素子から構成されてい
るので、シエーデイング波形は微小な単位でみる
とV₁、V₂…V_oから構成されている。

ここで、シエーデイングを補正するための補正
係数の求め方の一例について説明する。

第２図に示すように、シエーデイング波形に対
して任意に基準電圧V_R（直線Ｂで示す）を定め、
この基準電圧V_Rをシエーデイング波形を構成す
る出力値V₁〜V_oで割り算すると、同図に破線Ｃ
で示すような値が得られる。この破線Ｃで示され
た値をシエーデイング補正係数として、RAMな
どの記憶素子に記憶する。いま、光電変換素子の
駆動周波数をｆとすると、白色反射面７からの反
射光のそれぞれの画素信号によりシエーデイング
補正係数を求めるとすれば、１画素当りの処理時
間は１／ｆより小さくする必要がある。たとえば
上記駆動周波数ｆを2MHzとすると、0.5μs以内に
シエーデイング補正係数を求めなければならなく
非常に高速の処理回路を必要とする。そこで全画
素に対するシエーデイング波形から補正係数を求
めるのではなく、予め定めたサンプリング密度
（たとえばサンプリング間隔Ｎ）でシエーデイン
グ補正係数を求めれば、処理時間はＮ×１／ｆになり全画素より補正係数を求める方法に比べて高速
読取りが可能になる。

シエーデイング波形は第２図に示すように両端
部で変化が大きく中央部で変化が小さいので、上
記サンプリング間隔を中央部よりも端部で小さく
すれば、より正確な補正を行なうことができる。
また非サンプリング時のシエーデイング補正係数
を求めるのには補間法を用いる。すなわち、第３
図に示すように、サンプリングにより求めたシエ
ーデイング補正係数をＡ、Ｂとし、その間の画素
数ｎとすると、各画素間のシエーデイング補正係
数の変化分ΔVは ΔV＝Ａ−Ｂ／ｎ＋１ｎ：画素数で表わされる。たとえば、第３図では画素数ｎは
A₁、A₂の２個の例を示している。従つてその間
のシエーデイング補正係数A₁、A₂は次のように
求めることができる。

A₁＝Ａ−ΔV A₂＝A₁−ΔV＝Ａ−2ΔV ここでA₁、A₂を求める減算操作に比べ、変化
分ΔVを求める割算操作の方が非常に時間がかか
るため割算の処理時間によつて補間回路全体の処
理時間が限定されてしまい高速演算を行なうこと
ができない。

そこで本発明においては、A₁、A₂を求めてい
る間に、次のサンプリング時の変化分ΔVを求め
る並列処理を行なうことにより、補間回路全体の
処理時間の短縮を行つている。

次に第４図に示したシエーデイング補正回路の
一実施例について説明する。

図において、８は光電変換素子６の駆動クロツ
クおよび光電変換のスタート・ストツプ信号を出
力するコントロール回路、９はコントロール回路
８から出力される光電変換素子６の駆動クロツク
に基づき白色反射面７の反射光の光電変換のサン
プリング密度を変える信号を出力するためのサン
プル・ホールドタイミング回路、１０は光電変換
素子６により光電変換されて得られる画像信号を
サンプル・ホールドタイミング回路９からのタイ
ミング信号により補正係数を求める時間のみホー
ルドするサンプル・ホールド回路、１１はシエー
デイング補正係数をデジタル・アナログ変換する
Ｄ／Ａ変換器、１２は画像信号V_XとＤ／Ａ変換
器１１から出力するシエーデイング補正係数V_Y
とを演算する演算回路、１３は基準電圧V_Rと演
算処理回路１２により演算処理された信号V_Oと
を比較して（High）レベルかＬ（Low）レベルか
を出力する比較器、１４はサンプル・ホールドタ
イミング回路９により起動し、Ｄ／Ａ変換器１１
のアナログスイツチを上位（MSB）から順次オ
ンしてゆき比較器１３の出力信号によりスイツチ
をオンのままあるいはスイツチをオフして次のス
イツチに移るかどうかを制御する制御回路、１５
は制御回路１４により制御されたＤ／Ａ変換器１
１のスイツチの状態を記憶するRAMなどの記憶
回路、１６は記憶回路１５にＤ／Ａ変換器１１の
スイツチの状態すなわちシエーデイング補正係数
を書込むときのタイミング信号を出力するタイミ
ング回路、１７は記憶回路１５からシエーデイン
グ補正係数を読出すためのタイミング信号を出力
するタイミング回路、１８は記憶回路１５から読
出したシエーデイング補正係数を求めたときのサ
ンプリング密度に基づいて補間法により演算処理
して、その間の補正係数を求めるための補間手段
を構成する補間回路、１９は補間回路１８で、補
間法にて演算処理するときのタイミング信号を出
力する補間タイミング回路である。スイツチS₁，
S₂，S₃，S₄はコントロール回路８からの切換信号
によりシエーデイング補正係数を記憶する場合は
接点ａに、原稿読取りの場合は接点ｂに切換えら
れるスイツチである。

次に上記シエーデイング補正回路の動作につい
て説明する。

まずシエーデイング補正係数の記憶動作につい
て説明すると、このときスイツチS₁〜S₄は接点ａ
に切換えられている。サンプル・ホールドタイミ
ング回路９ではコントロール回路８から出力され
る第５図イに示す光電変換素子の駆動クロツクお
よび同図ロに示す光電変換のスタート・ストツプ
信号に基づき同図ハに示すようなサンプル・ホー
ルド信号が作られる。なお、第５図ロにおいて、
区間Ｐがシエーデイング補正係数の記憶期間であ
り、区間Ｑが原稿読取り期間である。サンプル・
ホールド回路１０では、光電変換素子６からの出
力すなわち白色反射面７からの反射光を光電変換
して得られるシエーデイング波形をサンプル・ホ
ールド信号のＬレベルでサンプリングし、Ｈレベ
ルでホールドし、演算処理回路１２に出力する。
サンプリング時間およびホールド時間ならびにサ
ンプリング密度は所望により設定しておく。

一方、制御回路１４は、サンプル・ホールドタ
イミング回路９から出力されるサンプル・ホール
ドタイミング信号により動作を開始する。まず、
Ｄ／Ａ変換器１１のMSBのアナログスイツチを
オンにする。これによりＤ／Ａ変換器１１から出
力信号V_Yが出力され、サンプル・ホールド回路
１０にホールドされて出力されるシエーデイング
波形の１つの信号V_Xと演算処理回路１２により
V_O＝V_X・V_Yが演算される。この信号V_Oは比較器
１３において基準電圧V_Rと比較され、V_R＞V_Oの
ときはＨレベル、V_R＜V_OのときはＬレベルが比
較器１３から出力される。制御回路１４は比較器
１３から出力がＨレベルのときはアナログスイツ
チはそのままＬレベルのときはスイツチをオフに
して次のビツトに進む。以下同様な動作をLSB
まで行ないスイツチの状態を記憶回路１５に記憶
する。この動作は制御回路１４の内部クロツクに
同期して行なわれ、そのタイミングを第６図に示
す。ここではＤ／Ａ変換器１１の分解能を８ビツ
トとしている。スタート信号はサンプル・ホール
ド信号から作られ動作を開始する。次のクロツク
によりQ₇（MSB）のアナログスイツチがオンさ
れ、その次のクロツクで矢印で示したように比較
器１３の出力がセツトされる。それと同時にQ₆
のアナログスイツチがオンされ、以下同様にQ₀
までくり返す。ここで変換終了信号が出力されこ
の信号によりシエーデイング補正係数読取りタイ
ミング回路１６は記憶回路１５のアドレスをセツ
トし、Ｄ／Ａ変換器１１のアナログスイツチの状
態（シエーデイング補正係数）は記憶回路１５に
記憶される。（ただし、アナログスイツチはＱが
Ｈレベルでオン、Ｌレベルでオフとなる。）以上
の動作をサンプル・ホールド信号に基づいてくり
返す。上記シエーデイング補正係数の算出動作は
サンプル・ホールド・タイミング回路９で設定さ
れた数だけ行ないシエーデイング補正係数の記憶
を終了する。

次に原稿読取り時のシエーデイング補正につい
て説明する。

第５図ロに示すコントロール回路８からのスト
ツプ信号によりシエーデイング補正係数記憶動作
終了時点t₁においてスイツチS₁〜S₄がすべて接点
ａから接点ｂに切り換えられる。その後次にスタ
ート信号が出力する時点t₂までの間に２個のシエ
ーデイング補正係数のデータを記憶回路１５から
読出し補間回路１８で演算処理を行なう。第７図
に補間回路１８の詳細な回路例を示したのでこの
図に基づいて補間処理を説明すると、まず２個の
補正係数データのうち第１番目のデータＡはラツ
チ２０に保持され、第２番目のデータＢはラツチ
２１に保持される。演算部２２ではデータＡとＢ
との差（Ａ−Ｂ）を演算し、この値を次の割算回
路２３でサンプリング間の画素数ｎに基づき、変
化分ΔV₁＝Ａ−Ｂ／ｎ＋１を求める。これらの一連の演算は時刻t₁〜t₂の間で行なわれる。

次に、原稿読取りのスタート時点t₂になるとス
イツチS₅は接点ａに切換えられているので、ラツ
チ２６によりデータＡの値がＤ／Ａ変換器１１に
出力される。次のタイミングではスイツチS₅が接
点ｂに切換えられると同時にラツチ２４はΔV₁を
保持し、演算部２５によりＡ−ΔV₁が演算され
る。これをラツチ２６で保持してＤ／Ａ変換器１
１に出力する。その結果次には演算部２５におい
て（Ａ−ΔV₁）−ΔV₁を演算し、ラツチ２６で保
持され、Ｄ／Ａ変換器１１に出力する。さらにそ
の次には（Ａ−2ΔV₁）−ΔV₁が演算され、Ｄ／Ａ
変換器１１に出力される。以下同様にコントロー
ル回路８の駆動クロツクに同期して同じ演算をｎ
回くり返す。上記演算処理は補間タイミング回路
１９からのタイミング信号により行なわれる。

こうしてΔV₁がラツチ２４に保持されたら次の
補正係数データ２個を記憶回路１５から読出し、
ΔV₁の場合と同様の演算により次のΔV₂を求めて
おく。このようにΔV₁の演算処理とΔV₂の演算処
理とを並行して行なうことにより補間回路１８に
よる処理時間を短縮することができる。

補間回路１８から出されたシエーデイング補正
係数は、Ｄ／Ａ変換器１１によりアナログ変換さ
れ、本実施例ではサンプル・ホールド回路１０か
ら出力される原稿読取り信号V_Xと演算処理回路
１２において演算され補正後の信号V₀として出
力される。

なお、上記補正動作を行なう場合、第２図にＣ
で示すようなシエーデイング補正係数は中央値を
越えるとＡ＞ＢからＡ＜Ｂに変えるために演算部
２２はＢ−Ａ、演算部２５はＡ＋ΔVの演算を行
なうように補間タイミング回路１９により演算内
容を切り換えている。

上記したようなシエーデイング補正を各走査ご
とに行なうことによりシエーデイングは完全に補
正される。

上記実施例では補間を行なう場合のサンプリン
グ間隔を等間隔にしたが、サンプリング間隔はシ
エーデイング波形の両端部は細かく中央部は粗く
するとかシエーデイング波形に応じて適宜変える
こともできる。また両端部では１画素ごとに補正
係数を求めるとか、光電変換素子の異常画素に対
しては特に補正係数を求めるようにすれば、さら
に正確なシエーデイング補正が可能である。補正
精度の限度は補正後の処理回路により決められ
る。第１の実施例では演算処理回路を乗算回路と
して画像信号を直接補正する場合について説明し
たがたとえばデイザ法により中間調を表現する場
合にはデイザ法におけるデイザしきい値を補正し
てもよい。その場合では補正精度はそのマトリク
スのサイズにより決められる。具体的にシエーデ
イング補正係数をデイザしきい値に対して演算す
る場合について述べると、例えば第８図のような
４×４のデイザマトリクス（０、８、２、10はデ
イザしきい値）とすると、デイザマトリクスと画
像の入出力関係は一例としてデイザマトリクスの
第１行についてのみ示すと第９図ａの様になる。

一様な濃度の反射面を撮像した場合、第９図ａ
の一点鎖線ａのように出力（縦軸）が一定になる
のがシエーデイングのために実際には二点鎖線ｂ
のようになる。この場合、第８図の第１行目のデ
イザしきい値を実線ｃから、破線ｄにシエーデイ
ングに応じて補正することにより、２値化信号出
力は第９図ｂの様になり、画像信号ｂをａに補正
したのと同様の結果となる。ここで第９図ｂの黒
丸は２値化により印字する信号であり、白丸は印
字しない信号である。勿論他の走査線についても
同様にシエーデイング補正する必要がある。

デイザしきい値の補正は次の様に行なう。

デイザしきい値／シエーデイング補正係数＝補正後のデイザしきい値さて、第４図に示した演算処理回路は、第１０
図の１２１に示すように置きかえられる。V_Xは
画像信号で、V_Yはシエーデイング補正係数であ
る。この第２の実施例における演算処理回路１２
１は、内部に設けた記憶部１２１２に予め記憶さ
れたデイザマトリクス（デイザしきい値群）１２
１１をＤ／Ａ変換器１２１３を介してアナログ出
力V_Dとし、シエーデイング補正係数V_Yと割算回
路１２１４にて割算されV_D／V_Yの値が出力され
比較器１２１５に入力されるようになつている。
一方画像信号も比較器１２１５の反転入力端に入
力され、前記V_D／V_Yと比較され画像信号V_Xが補
正されたデイザしきい値より大きい時「Ｌ」信号
を出すように構成されている。シエーデイング補
正係数算出時においてはやはり内部に設けた乗算
回路１２１６によつてV_X・V_Yの値が出力できる
ようにもなつている。SW６はシエーデイング補
正係数を求める時にはａ接点に、デイザ処理時に
は接点ｂに切換えられる。

第４図に示したシエーデイング補正係数のＤ／
Ａ変換器１１と第１０図演算処理回路１２１とを
含めれば、記憶部１２１１内のデイジタル値であ
るデイザしきい値とシエーデイング補正係数の
Ｄ／Ａ変換前のデイジタル値とを直接演算し、デ
イジタルによるデイザしきい値の補正も可能であ
る。従つてＤ／Ａ変換器が節約でき、すなわちデ
ジタル入出力の割算回路を後段に設けるだけでよ
く、構成が簡単で安価に本シエーデイング補正装
置を製作することもできる。

ここで、比較器１２１５をデイジタルコンパレ
ータとし、前記デイジタル的割算回路の後段に
Ｄ／Ａ変換器を設けずに画像信号入力V_Xをデイ
ジタル化した出力と比較することによつても達成
できる。また、デイザしきい値に対するシエーデ
イング補正では、デイザしきい値がアナログ値で
ないので、シエーデイングの補正係数を求める精
度も比較的緩和されることとなつた。実施例では
均一反射面を白色として非画像部に設けた例につ
いて説明したが、本発明はこれに限定するもので
はない。

以上説明したように、本発明においては、原稿
画像を読取る前に均一反射面からの光情報から所
定の演算に基づいてシエーデイング補正係数を算
出して記憶し、原稿画像を読取るときに前記シエ
ーデイング補正係数を用いて補間法により画像信
号のシエーデイング補正をするようにしたので、
経年変化や温度変化によるランプの配光特性の変
動、光電変換素子の感度の不均一などに対するシ
エーデイング補正が適確にでき画質の向上を図る
ことができる。本発明は中間調記録を行なう場合
において特に有効である。

また、本発明では補間法を用いたことにより原
稿の高速読取りが可能になり記録速度の向上を図
ることもできる。

【図面の簡単な説明】

第１図は複写機の原稿読取り部の一例の概略構
成図、第２図はシエーデイング波形とシエーデイ
ング補正係数、第３図は本発明による補間法を説
明する説明図、第４図は本発明による原稿読取装
置のシエーデイング補正回路の一例、第５図は第
４図に示したシエーデイング補正回路の要部信号
波形図、第６図は第４図に示したシエーデイング
補正回路の要部信号波形図、第７図は第４図に示
したシエーデイング補正回路の補間回路の一実施
例である。第８図は４×４のデイザマトリクスの
一例で第９図はデイザしきい値にシエーデイング
補正を行なつた時のしきい値変化を図示し、シエ
ーデイング補正前と後での印字信号をも一例とし
て示した。第１０図は第４図中の演算処理回路の
変形例の内部構成を示した。１……原稿台、２……原稿、３……ランプ、６
……光電変換素子、８……コントロール回路、９
……サンプル・ホールドタイミング回路、１０…
…サンプル・ホールド回路、１１，１２１３……
Ｄ／Ａ変換器、１２，１２１……演算処理回路、
１３，１２１５……比較器、１４……制御回路、
１５……記憶回路、１６，１７……タイミング回
路、１８……補間回路、１９……補間タイミング
回路。

Claims

【特許請求の範囲】

１均一反射率を有する反射面と、前記反射面か
らの反射光を電気信号に変換する光電変換手段
と、予め定めたサンプリングのタイミングで前記
光電変換手段の出力する前記反射面に対する電気
信号に基づいてシエーデイング補正係数を演算す
る演算手段と、該演算手段によつて演算されたシ
エーデイング補正係数を記憶する記憶手段と、該
記憶手段から前記タイミングの順次隣り合う２個
のシエーデイング補正係数を入力してそれら係数
と隣り合うタイミング間の画素数とから画素間の
シエーデイング補正係数差を求めその差を先のタ
イミングのシエーデイング補正係数に順次加算す
ることで隣り合うタイミング間の各画素に対する
シエーデイング補正係数を求めて保持する補間手
段と、該補間手段からのシエーデイング補正係数
に基づいてシエーデイング補正する補正手段とを
備え、前記補間手段がタイミング間の各画素に対
するシエーデイング補正係数を求めている間に次
のタイミング間の画素間補正係数差を求めること
も開始することを特徴とするシエーデイング補正
装置。