JPH0350762A - Current detecting circuit - Google Patents
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- JPH0350762A JPH0350762A JP18469389A JP18469389A JPH0350762A JP H0350762 A JPH0350762 A JP H0350762A JP 18469389 A JP18469389 A JP 18469389A JP 18469389 A JP18469389 A JP 18469389A JP H0350762 A JPH0350762 A JP H0350762A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はモーターやランプ・ソレノイド等の電力負荷を
駆動するためのハイサイドまたはＨブリッジ回路に係り
、特にパワーロスが無くかつ温度依存性が小さい高耐圧
・大電流出力素子の電流検出回路に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a high-side or H-bridge circuit for driving power loads such as motors, lamps, solenoids, etc., and particularly has no power loss and low temperature dependence. This invention relates to current detection circuits for high voltage and large current output elements.
本発明に関連する公知例としては、Ａ ＨｉｇｈＰｅｒ
ｆｏｒｍａｎｃｅ Ｍｏｎｏｌｉｔｈｉｃ ０ＭＯ
５Ｂｒｉｄｇｅ ｆｏｒ ＭｏｔｏｒＤｒｉｖｅ
Ｍ、ＩＺＡＤＩＮＩＡ ａｔ ａｌ ＰＣＩＭ ’８８
ＰＲＯＣＩＥＥＤＩＮＧＳ。As a known example related to the present invention, A HighPer
Formance Monolithic 0MO
5Bridge for MotorDrive
M, IZADINIA at al PCIM '88
PROCIEEDINGS.
ｐ３２−ｐ４０，１９８８を挙げることができる。p32-p40, 1988.
従来、高耐圧パワーＭＯＳトランジスタの電流検出回路
については、上記論文ＰＣＩＭ ’８８ＰＲＯＣＨＨＤ
ＩＮＧＳにおいて報告されている。Conventionally, regarding current detection circuits for high-voltage power MOS transistors, the above-mentioned paper PCIM '88 PROCHHD
Reported in INGS.
上記従来技術を第２図に示す。電力負荷を駆動するため
のパワーＭＯＳ（Ｍｓ）の電流を検出するために同一構
造の小面積電流センス用Ｍ ＯＳ （Ｍｅ）を作り、当
該センス電流ＩｓはバイポーラトランジスタＱ工とＱｚ
、Ｑｓのカレントミラーを介して取り出している。駆動
用パワーＭＯＳ（Ｍｓ）と電流センス用ＭＯＳ（Ｍｅ）
のセル数の比は３０００：２であるため、負荷電流の大
部分は駆動用パワー Ｍ ＯＳ （Ｍ Ｆｌ）を流れ、
電流検出回路でのパワーロスはほとんど生じない。また
、センス電流Ｉｓはカレントミラー回路を介して取り出
しているため、電流センス用ＭＯＳ（Ｍｅ）のゲート・
ソース間電圧は駆動用パワーＭＯＳ（Ｍ８）のゲート・
ソース間電圧と等しくなり、検出精度の良いパワーＭＯ
３ＦＥＴの電流検出回路が提供できる。しかしながら、
駆動用パワーＭＯＳ（Ｍｓ）の電流は電流センス用ＭＯ
Ｓ（Ｍｅ）の電流を単純に定数倍して求め苦め、駆動用
パワーＭ ＯＳ （Ｍｓ）と電流センス用Ｍ ＯＳ （
Ｍｅ）との間に特性バラツキがあると、それが電流検出
回路の精度を低下されてしまうという問題があった。ま
た、センス電流１ｓはｐｎｐトランジスタＱｔ＊ Ｑｚ
、Ｑｓを介して取り出しており、前記ｐｎｐ ）’ラン
ジスタは逆方向に電流が流れないため、パワーＭＯＳの
内蔵ダイオードを通して流れる回生電流を直接検出する
ことができないという問題があった。The above conventional technique is shown in FIG. In order to detect the current of a power MOS (Ms) for driving a power load, a small-area current sensing MOS (Me) with the same structure is made, and the sense current Is is connected to bipolar transistors Q and Qz.
, Qs current mirror. Drive power MOS (Ms) and current sense MOS (Me)
Since the ratio of the number of cells in is 3000:2, most of the load current flows through the driving power MOS (M Fl),
Almost no power loss occurs in the current detection circuit. In addition, since the sense current Is is taken out via the current mirror circuit, the gate of the current sensing MOS (Me)
The voltage between the sources is the gate voltage of the driving power MOS (M8).
Power MO equal to the source voltage and with good detection accuracy
A 3FET current detection circuit can be provided. however,
The current of the drive power MOS (Ms) is the current sense MO
Simply multiply the current of S (Me) by a constant to find the driving power MOS (Ms) and the current sensing MOS (
There is a problem in that if there is variation in characteristics between the current detection circuit and the current detection circuit (Me), the accuracy of the current detection circuit will be lowered. Also, the sense current 1s is a pnp transistor Qt*Qz
, Qs, and since current does not flow in the reverse direction in the pnp)' transistor, there is a problem in that the regenerative current flowing through the built-in diode of the power MOS cannot be directly detected.
本発明の目的はパワーロスが無くかつ温度依存性が小さ
い高精度な電流検出回路を提供することにある。また、
パワーＭＯＳの内蔵ダイオードによる回生電流も直接検
出可能な電流検出回路を提供することにある。An object of the present invention is to provide a highly accurate current detection circuit with no power loss and low temperature dependence. Also,
An object of the present invention is to provide a current detection circuit that can also directly detect regenerative current caused by a built-in diode of a power MOS.
上記目的を達成するために、出力パワー素子の電流検出
を当該パワー素子の電流通路であるＮ＋子基板たはＮ÷
埋込拡散層の電位変化の検出によって行なった。In order to achieve the above objective, the current detection of the output power device is carried out on the N+ daughter board or N÷ which is the current path of the power device.
This was done by detecting potential changes in the buried diffusion layer.
また、特にＨブリッジ回路において、上側（電源側）出
力素子の半導体基板または埋込拡散層間の電圧を比較し
、その比較電圧を検出することによって出力パワー素子
の電流検出を行なった。Furthermore, particularly in the H-bridge circuit, the current of the output power element is detected by comparing the voltage between the semiconductor substrate or the buried diffusion layer of the upper (power supply side) output element and detecting the compared voltage.
出力パワーＭＯＳの負荷電流を電流センス用ＭＯＳを用
いて検出した場合、出力パワーＭＯＳと電流センス用Ｍ
ＯＳの特性バラツキによって電流検出の精度が低下して
しまう可能性がある。これに対し、出力パワーＭＯＳの
電流を当該素子のＮ子基板またはＮ十埋込拡散層の電位
変化の検出により行なえば、出力パワーＭＯＳの全電流
は前記Ｎ子基板またはＮ十埋込拡散層を通過するため、
パワーロスが無くかつ出力パワーＭＯ５の全電流が直接
検出可能な電流検出回路が提供できる。しかも、Ｎ子基
板またはＮ十埋込拡散層は高濃度層であるため、温度依
存性の小さい電流検出回路が提供できる。When the load current of the output power MOS is detected using the current sense MOS, the output power MOS and the current sense M
There is a possibility that the accuracy of current detection decreases due to variations in OS characteristics. On the other hand, if the current of the output power MOS is determined by detecting the potential change of the N-substrate or the N0 buried diffusion layer of the device, the total current of the output power MOS is In order to pass through
It is possible to provide a current detection circuit that has no power loss and can directly detect the entire current of the output power MO5. Moreover, since the N substrate or the N buried diffusion layer is a highly doped layer, a current detection circuit with low temperature dependence can be provided.
また、Ｈブリッジ回路においてモータやソレノイド等の
誘導性電力負荷を駆動する場合、出力パワーＭＯＳの内
蔵ダイオードに回生電流が流れる場合がある。ここで上
側パワーＭＯＳの内蔵ダイオードに回生電流が流れると
きに、上側パワーＭＯ５の半導体基板または埋込拡散層
間の電圧比較を行なえば、出力パワーＭＯＳの内蔵ダイ
オード電流も直接検出可能な電流検出回路を提供できる
。Furthermore, when driving an inductive power load such as a motor or a solenoid in an H-bridge circuit, a regenerative current may flow through the built-in diode of the output power MOS. Here, when a regenerative current flows through the built-in diode of the upper power MOS, by comparing the voltage between the semiconductor substrate or the buried diffusion layer of the upper power MO5, a current detection circuit that can also directly detect the built-in diode current of the output power MOS can be created. Can be provided.
以下、本発明を図面に示す実施例により詳述する。第１
図に本発明の第１の実施例を示す、第１図（ａ）は高耐
圧パワーＭＯＳの断面図である。Hereinafter, the present invention will be explained in detail with reference to embodiments shown in the drawings. 1st
The first embodiment of the present invention is shown in the figure, and FIG. 1(a) is a sectional view of a high voltage power MOS.
当該素子のドレインはオン抵抗を小さくするために金属
電極１を用いて下から取り出しており、前記パワーＭＯ
Ｓのドレイン電流は金ｋＡ電極１とＮ子基板２とＮ形エ
ピタキシャル層３を通ってソース電極に達する。このた
め、深いＮ十拡散層４を介して半導体表面に取り出した
電位ＶｓはＮ子基板抵抗ＲＮＳυＢと当該パワーＭＯＳ
のドレイン電流の積により決まるため、この電位Ｖｓを
検出することにより当該パワーＭＯＳのドレイン電流を
検出することができる。ここで電位Ｖｓは当該パワーＭ
ＳＯの基板電位を取り出したものであり、本電流検出回
路では原理的にパワーロスがなく全負荷電流を直接検出
することができる。またＮ子基板の不純物濃度は高濃度
であるため当該基板抵抗の温度係数は非常に小さく、温
度依存性がほとんどない電流検出回路となる。第１図（
ｂ）はＨブリッジ回路における電流検出回路の構成図で
ある。出力用パワーＭＯＳ （Ｍｚ、 Ｍｚ＋ Ｍｓｅ
Ｍａ）をＨ型に構成し、モータＭｆ＆駆動する。ここ
で、ダイオードｏｆ、Ｄｚ、Ｕδ、Ｄ４はそれぞれパワ
ーＭＯＳ （Ｍｓｔ Ｍ２＃ Ｍａ９Ｍ４）の内蔵ダイ
オードであり、Ｈブリッジ回路の負荷電流を検出するた
めに上側パワーＭ ＯＳ （Ｍ ｚ ＊ Ｍａ）のＮ十
基板世位Ｖｓ工とＶＳ２１を電圧比較回路１００で比較
する。The drain of the device is taken out from below using a metal electrode 1 to reduce the on-resistance, and the drain of the device is taken out from below using a metal electrode 1 to reduce the on-resistance.
The drain current of S passes through the gold kA electrode 1, the N-substrate 2, and the N-type epitaxial layer 3, and reaches the source electrode. Therefore, the potential Vs taken out to the semiconductor surface via the deep N1 diffusion layer 4 is connected to the N-substrate resistance RNSυB and the power MOS
Since it is determined by the product of the drain currents of Vs, the drain current of the power MOS can be detected by detecting this potential Vs. Here, the potential Vs is the power M
This current detection circuit extracts the substrate potential of SO, and in principle, there is no power loss and the full load current can be directly detected. Furthermore, since the impurity concentration of the N-substrate is high, the temperature coefficient of the substrate resistance is very small, resulting in a current detection circuit with almost no temperature dependence. Figure 1 (
b) is a configuration diagram of a current detection circuit in an H-bridge circuit. Output power MOS (Mz, Mz+ Mse
Ma) is configured into an H type and driven by motor Mf&. Here, the diodes of, Dz, Uδ, and D4 are the built-in diodes of the power MOS (Mst M2# Ma9M4), respectively, and the N of the upper power MOS (M z * Ma) is used to detect the load current of the H-bridge circuit. The voltage comparison circuit 100 compares the voltage comparison circuit 100 between the 10th board and the VS21.
Ｈブリッジ回路では、一方のパワーＭ ＯＳ （Ｍ １
。In the H-bridge circuit, one power M OS (M 1
.
Ｍ ａ ）がオンしているときには他方のパワーＭＯ５
（ＭｚｔＭδ）は通常オフしている。たとえば、Ｍｌ。When M a ) is on, the other power MO5
(MztMδ) is normally off. For example, Ml.
ＭＡがオンでＭ ｚ ｇ Ｍａがオフの場合を考える一
Ｍ １１Ｍ４にはドレイン電流ＩＤ１が流れるためＭｌ
の電位Ｖｓｌは電源電圧Ｖｏｏよりｌ ＤＩ−ＲＮｓｕ
ｎだけ低い電位になっている。これに対しＭｌ、Ｍａに
はドレイン電流が流れないため、Ｍａの電位’Ｖｓ＋は
Ｖ［）Ｄのままであり両者の電位差はＩｏｚに比例する
。すなわち、
（Ｖｓａ −Ｖｓｚ） ＝ Ｖｏｏ−（Ｖｏｏ −Ｉ
ｏｓ ｅＲＮｓｕａ）＝ Ｉ ＯＡ ＲＮＳＵＢ
ここで検出精度の高い電流検出回路を得るには、出力パ
ワーＭＯＳがオフしている時の基板電位Ｖｓに等しい電
圧を電圧比較回路１００の基準電圧として設定しなけれ
ばならない６本発明で示したように、Ｈブリッジ回路の
他方の上側パワーＭＯＳのＶｓ Ｉｔ位を電圧比較回路
１００の基準電圧として使用すれば、部品点数の少ない
高精度なＨブリッジ回路用の電流検出回路を得ることが
できる。またＨブリッジ回路において、たとえばＭｚが
常時オン、Ｍｚ、Ｍｓが常時オフでＭ４がオンリオフに
変化したときには、電流はＭｘのドレインからソースを
通り、Ｍａのソースからドレインを通過して電源Ｖｏｎ
に戻る。すなわちパワーＭＳＯ（Ｍ＋ｓ）はその内蔵ダ
イオードＤ８に電流が流れる。しかし、電位差（Ｖｓａ
−Ｖｓｚ）はこの時゛ ン入
にも検出することができるので、パワーＭＯＳの内蔵ダ
イオードに流れる電流も検出することになる。このため
本実施例によれば、パワーロスがなくかつ温度依存性も
ほとんどない状態でパワーＭＯＳの負荷電流を検出でき
る。また、Ｈブリッジ回路において出力用パワーＭＯＳ
の″電流が順方向、逆方向とも検出可能な部品点数の少
ない電流検出回路を提供できる６
第３図は本発明の第２の実施例であり、第３図（ａ）は
電圧比較回路１００をバイポーラ型差動増幅器で構成し
たものである。パワーＭＯＳの基板電圧Ｖｓｔ＊ Ｖｓ
ａは電圧比較回路１００の入力端子に接続されており、
両人方間の電圧差を差動トランジスタＱＩＯｆ とＱｔ
ｏａで比較している。センス電流１５ＥｒｉｓＥ工と１
ｇＥＮｓＥｓはＱ１０４ とＱ１０８およびＱ １ｏ
ｏとＱ１０７のカレントミラーによりトランジスタＱＩ
ＯＩとＱｘｏｓのコレクタ電流に等しい電流を取り出し
た。ここでＱｚｏａとＱｌｏＩ５はダイオード接続され
ているので、トランジスタＱ１ｏ１とＱｚｏａが飽和領
域にならないようにするためにＱ１００とＱ１０１およ
びＱ ｈｏｔとＱ ｔｏｎをカスケード接続した。なお
、本差動増幅器の出力電流特性はバイアス電流ＩＩ！ａ
とエミッタ抵抗ＲＥにより調整できる。第３図（ｂ）は
パワーＭＯＳのＮ子基板抵抗およびＮ十貫通拡散層抵抗
またはＮ十埋込拡散層の抵抗ＲＮを２０ｍΩ、電源電圧
ＶＤ＋）を１２■、バイアス電流Ｉｇｇを１００μＡ、
エミッタ抵抗Ｒεを２にΩとしたときの、本電流検出回
路の負荷電流（ＩＤ１）−センス電流（Ｉｓ聞ＳＥ１＊
Ｉ ５ｐｓｓａａ）特性の計算結果である。ただし、パ
ワーＭ ＯＳ （Ｍａ）はオフとした０本計算結果より
、負荷電流（Ｉｏｉ）が−１，ＯＡからＩＯＡの範囲に
わたり直線性のよいセンス電流特性を得ることができる
。特に、本差動増幅器の入力段トランジスタは２段とな
っているため入力電流は非常に小さくなり、パワーＭＯ
Ｓの負荷電流が数Ａの範囲にわたるものであれば、第３
図（ｃ）のように本差動増幅器の一方の入力端子を電源
電圧Ｖｏｏに接続しても十分精度のよい電流検出回路が
得られる。Consider the case where MA is on and M z g Ma is off - M11 Since the drain current ID1 flows through M4, Ml
The potential Vsl of DI-RNsu is lower than the power supply voltage Voo.
The potential is lower by n. On the other hand, since no drain current flows through Ml and Ma, the potential 'Vs+ of Ma remains at V[)D, and the potential difference between them is proportional to Ioz. That is, (Vsa −Vsz) = Voo−(Voo −I
os eRNsua) = I OA RNSUB Here, in order to obtain a current detection circuit with high detection accuracy, a voltage equal to the substrate potential Vs when the output power MOS is off must be set as the reference voltage of the voltage comparison circuit 100. 6. As shown in the present invention, if the VsIt level of the other upper power MOS of the H-bridge circuit is used as the reference voltage of the voltage comparator circuit 100, high-precision current detection for the H-bridge circuit with a small number of components can be achieved. You can get the circuit. In addition, in the H-bridge circuit, for example, when Mz is always on, Mz and Ms are always off, and M4 changes to on/off, the current passes from the drain to the source of Mx, and from the source to the drain of Ma, and is connected to the power supply Von.
Return to That is, current flows through the built-in diode D8 of the power MSO (M+s). However, the potential difference (Vsa
-Vsz) can also be detected at this time, so the current flowing through the built-in diode of the power MOS is also detected. Therefore, according to this embodiment, the load current of the power MOS can be detected with no power loss and almost no temperature dependence. Also, in the H-bridge circuit, the output power MOS
3 shows a second embodiment of the present invention, and FIG. 3(a) shows a voltage comparator circuit 100. is constructed from a bipolar differential amplifier.Power MOS substrate voltage Vst* Vs
a is connected to the input terminal of the voltage comparison circuit 100,
The voltage difference between the two is expressed by differential transistors QIOf and Qt.
Comparing with oa. Sense current 15ErisE and 1
gENsEs are Q104 and Q108 and Q1o
Transistor QI by the current mirror of o and Q107
A current equal to the collector current of OI and Qxos was extracted. Here, since Qzoa and QloI5 are diode-connected, Q100 and Q101 and Q hot and Q ton are connected in cascade to prevent transistors Q1o1 and Qzoa from entering the saturation region. Note that the output current characteristics of this differential amplifier are bias current II! a
and can be adjusted by emitter resistance RE. Figure 3(b) shows that the power MOS's N substrate resistance and resistance RN of the N1 through diffusion layer or N1 buried diffusion layer are 20 mΩ, the power supply voltage VD+) is 12 mm, the bias current Igg is 100 μA,
Load current (ID1) - sense current (Is vs. SE1*) of this current detection circuit when emitter resistance Rε is set to 2 and Ω
These are the calculation results of the I5pssaa) characteristics. However, from the calculation results with the power MOS (Ma) turned off, it is possible to obtain a sense current characteristic with good linearity over the range from OA to IOA when the load current (Ioi) is -1. In particular, since the input stage transistors of this differential amplifier are two stages, the input current is extremely small, and the power MO
If the load current of S is in the range of several A, the third
Even if one input terminal of the present differential amplifier is connected to the power supply voltage Voo as shown in FIG. 3(c), a sufficiently accurate current detection circuit can be obtained.
孕ψため、Ｎ・基板抵抗を複数のＭＯＳＦＥＴが共有し
ているパワーＭＯＳＩＧの電流検出にも適用できる０以
上本実施例によれば、直線性の優れたパワーＭＯＳ用電
流検出回路を提供することができる。According to this embodiment, it is possible to provide a current detection circuit for a power MOS with excellent linearity. I can do it.
第４図は本発明の第３の実施例であり、Ｈブリッジ回路
における電流検出の方法である。第４図（ａ）に示すよ
うに、パワーＭＯＳ（Ｍｌ）がオン、パワーＭ ＯＳ
（Ｍｌ、 Ｍｓ＞がオフ、そしてパワーＭＯＳ（Ｍｌ）
がオンからオフに切り替わるときを考える。最初、１１
１流はＭｔからＭｌを通りＧ Ｎ Ｌ）に流れている（
期間Ｉ）が、切り換わり時にはＭｌからＭ６の内蔵ダイ
オードＬ）ｓを抜けてｔ源ＶＤｎに戻る（期間ＴＩ ）
。このため、第４図（ｂ）に示すように、パワーＭＯＳ
の基板電位の差（Ｖｓｔ−Ｖ ｓ ｓ ）は期間■では
Δｖ （＝ Ｉｏｒ ＊ ＲＮ）に対し。FIG. 4 shows a third embodiment of the present invention, which is a method of current detection in an H-bridge circuit. As shown in FIG. 4(a), the power MOS (Ml) is on, the power MOS
(Ml, Ms> is off, and the power MOS (Ml)
Consider when switching from on to off. At first, 11
The first stream flows from Mt through Ml to G N L) (
Period I) passes through the built-in diode L)s of M6 from Ml and returns to the t source VDn at the time of switching (period TI)
. Therefore, as shown in FIG. 4(b), the power MOS
The difference in substrate potential (Vst-Vss) is with respect to Δv (=Ior*RN) in period ■.
期間■では２ΔＶとなる。そこで、期間Ｈにおける電流
検出のサンプリング周期を１期間■のサンプリング周期
の（１／２）倍とすれば、検出電流は期間■、■ともに
同一の感度で電流を検出することができる。また、第４
図（ｃ）に示すように、電圧比較回路１００の出力段ト
ランジスタＱｔｏＩ！ｐＱ ｌｏｇとそれぞれ並列に、
そのエミッタ面積が前記トランジスタの（１／２）倍に
等しい出力用トランジスタＱｚｏδｔＱｚｏａを接続す
る。このため第４図（ｄ）に示すように、センス電流Ｉ
’ ５ＥＮＳＥＩおよびＩ ’ ＳＩ！Ｎ５ＢＢはＩ
５Ｅｎｒｓｅ工およびＩ ５ｐＮｓｐａの（１／２）
倍となる。ここでＩ ｓｅＮｓｇを次式で定義すれば、
Ｉ ＳＦ！ｎ５ｅ＝ （Ｖａａ＋ Ｉ ｓＩ！Ｎ５ｅｓ
）＋ （Ｖｏ４＠ Ｉ ’ ８１！ＮＳＩ！３）このセ
ンス電流Ｉ ｓＩ！ｎｇＥは期間１．１１ともに等しい
電流になる。このため本実施例によれば、出力用パワー
ＭＯＳが順方向動作している期間だけでなく、当該パワ
ーＭＯ５の内蔵ダイオードに回生電流が流れている期間
についてもＨブリッジ回路の出力電流を簡単に検出する
ことができる。In period ■, it becomes 2ΔV. Therefore, if the sampling period for current detection in period H is set to (1/2) times the sampling period of one period (2), the detection current can be detected with the same sensitivity in both periods (2) and (2). Also, the fourth
As shown in Figure (c), the output stage transistor QtoI! of the voltage comparison circuit 100! In parallel with pQ log, respectively,
An output transistor QzoδtQzoa whose emitter area is equal to (1/2) times that of the transistor is connected. Therefore, as shown in FIG. 4(d), the sense current I
'5ENSEI and I' SI! N5BB is I
5Enrse and I 5pNspa (1/2)
It will be doubled. If I seNsg is defined by the following formula, I SF! n5e= (Vaa+ I sI!N5es
) + (Vo4@I ' 81!NSI!3) This sense current I sI! ngE becomes the same current for both periods 1 and 11. Therefore, according to this embodiment, the output current of the H-bridge circuit can be easily controlled not only during the period when the output power MOS is operating in the forward direction, but also during the period when the regenerative current is flowing through the built-in diode of the power MO5. can be detected.
第５図は本発明の第４の実施例を示す、高耐圧・大電流
パワーＭＯＳとバイポーラまたはＣＭＯＳ！１子を同一
基板上に形成した半導体装置においてハーフブリッジＩ
Ｃを構成する。ここでハーフブリッジ回路の制御回路は
バイポーラまたはＣＭＯＳ素子で構成し、ハーフブリッ
ジ回路は大電流パワーＭＯＳ （Ｍｌ、 Ｍりで構成す
る。ここでＰ型分離拡散層１３で囲まれた下側（接地側
）パワーＭＯＳのドレインはＮ十埋込拡散層１１と深い
Ｎ生鉱散層１２を介して半導体装置の表面から取り出す
のに対し、上側パワーＭＯＳのドレインはＮ十貫通拡散
層１５とＮ子基板２と金属電極１を介して半導体装置の
裏面から取り出すため、上側パワーＭＯＳのオン抵抗は
小さくなり、チップ面積の小さいＩＣが提供できる。ま
た、上側パワーＭＯ５は、深いＮ生鉱散層１２を介して
Ｎ十貫通拡散層１５の電位Ｖｓを半導体装置の表面から
取り出すため、この電位Ｖｓを検出する電流検出回路を
オンチップで構成できる。特に、前記ハーフブリッジＩ
Ｃの半導体基板または埋込拡散層電位は同一種類のハー
フブリッジＩＣならばほぼ一致するため、両ハーフブリ
ッジＩＣの半導体鋸板または埋込拡散Ｍ電位を比較する
ことにより当該Ｈブリッジ回路の出力電流を精度良く検
出することができる。このため本実施例によれば、ハイ
ブリッド型のＨブリッジＩＣにおいてチップ面積が小さ
くかつ畠精度な電流検出回路得ることができる。FIG. 5 shows a fourth embodiment of the present invention, which includes a high-voltage, large-current power MOS and a bipolar or CMOS! In a semiconductor device in which one device is formed on the same substrate, half-bridge I
Configure C. Here, the control circuit of the half-bridge circuit is composed of bipolar or CMOS elements, and the half-bridge circuit is composed of large current power MOS (Ml, M). The drain of the side) power MOS is taken out from the surface of the semiconductor device via the N0 buried diffusion layer 11 and the deep N mineral dispersion layer 12, whereas the drain of the upper power MOS is taken out from the N0 through diffusion layer 15 and the N2 through-diffusion layer 15. Since the output is taken out from the back side of the semiconductor device via the substrate 2 and the metal electrode 1, the on-resistance of the upper power MOS is reduced, and an IC with a small chip area can be provided. Since the potential Vs of the N1 penetration diffusion layer 15 is taken out from the surface of the semiconductor device through the half-bridge I, a current detection circuit for detecting this potential Vs can be configured on-chip.
Since the semiconductor substrate or buried diffusion layer potential of C is almost the same for half-bridge ICs of the same type, the output current of the H-bridge circuit can be determined by comparing the semiconductor saw plate or buried diffusion M potential of both half-bridge ICs. can be detected with high accuracy. Therefore, according to this embodiment, a current detection circuit with a small chip area and high precision can be obtained in a hybrid H-bridge IC.
第６図は本発明の第５の実施例を示す。高耐圧・大電流
パワーＭＯＳとバイポーラまたは０ＭＯ３素子を同一基
板上に形成し、Ｈブリッジ回路の出力部をパワーＭ Ｏ
Ｓ （Ｍ１＃ Ｍｓｅ Ｍｓｅ Ｍ番）で構成し、当該
制御回路部をバイポーラまたはＣＭＯＳ素子で構成する
。特に上側パワーＭＯＳ（Ｍｌ。FIG. 6 shows a fifth embodiment of the invention. A high-voltage, large-current power MOS and bipolar or 0MO3 elements are formed on the same substrate, and the output part of the H-bridge circuit is a power MOS
S (M1# Mse Mse M number), and the control circuit section is composed of bipolar or CMOS elements. Especially the upper power MOS (Ml.
Ｍａ）のＮ十埋込拡散層１１の電位Ｖｓを比較するため
に、前記電位ＶＳを深いＮ生鉱散層１２を介して半導体
表面から取り出しているため、電流検出回路もオンチッ
プ化できる。このため本実施例によれば、電流検出回路
を搭載したオンチップ・ＨブリッジＩＣを得ることがで
きる。In order to compare the potential Vs of the N buried diffusion layer 11 of Ma), the potential VS is taken out from the semiconductor surface via the deep N mineralization layer 12, so the current detection circuit can also be made on-chip. Therefore, according to this embodiment, an on-chip H-bridge IC equipped with a current detection circuit can be obtained.
第７図は本発明の第６の実施例であり、高耐圧・大電流
パワーＭＯＳの断面図である。第７図（ａ）は当該パワ
ーＭＯＳのドレインをＮ十貫通拡散層１５とＮ子基板２
と金属電極１を介して半導体装置の裏面から取り出して
いる。そして。FIG. 7 shows a sixth embodiment of the present invention, and is a cross-sectional view of a high-voltage, large-current power MOS. FIG. 7(a) shows the drain of the power MOS connected to the N1 penetration diffusion layer 15 and the N2 substrate 2.
and is taken out from the back side of the semiconductor device via the metal electrode 1. and.
Ｎ十貫通拡散層１５のｔ位ｖｓを半導体表面から取り出
すために当該パワーＭＯＳの周辺部に深いＰ＋拡散層１
３で囲まれた深いＮ生鉱散層１２を形成した６本素子構
造では、深いＮ生鉱散層１２がＮ型エピタキシャル層３
の電位と完全に分離できるため、Ｎ型エピタキシャル層
電位分布に関係なく、Ｎ十貫通拡散層１５の電位Ｖｓを
正確に検出できる。第７図（ｂ）は当該パワーＭＯ５の
ドレインをＮ十埋込拡散層１１と深いＮ生鉱散層１２を
介して半導体表面から取り出し、当該パワーＭＯＳの中
央に深いＮ＋拡散Ａ７１２と深いＰ＋拡散層１３で囲ま
れた深いＮ生鉱散層１２を形成して、Ｎ十埋込拡散層１
１の電位Ｖｓを半導体表面から取り出している。本素子
構造において、大電流パワーＭＯＳの耐圧を確保するよ
うにソース部のＰ型拡散層とＶｓ電位端子の最外周のＮ
生鉱散層１２の距離を保てば、Ｎ型エピタキシャル層電
位分布に関係なくＮ十埋込拡散層１１の電位Ｖｇを正確
に検出可能な、高耐圧・大電流パワーＭＯＳを得ること
ができる。このため本実施例によれば、パワーＭＯＳの
Ｎ型エピタキシャル層の瞠位分布に関係なく・当該Ａ’
）−ＭＯＳの半纏体裁板または埋込拡散層の電位Ｖｓを
正確に検出することができる。A deep P+ diffusion layer 1 is provided in the periphery of the power MOS in order to take out the t position vs of the N1 penetration diffusion layer 15 from the semiconductor surface.
3, the deep N raw mineral dispersion layer 12 forms an N type epitaxial layer 3.
Since it can be completely separated from the potential of the N-type epitaxial layer, the potential Vs of the N1 through diffusion layer 15 can be detected accurately regardless of the potential distribution of the N-type epitaxial layer. FIG. 7(b) shows the drain of the power MO5 taken out from the semiconductor surface via the N0 buried diffusion layer 11 and the deep N mineral dispersion layer 12, and the deep N+ diffusion A712 and the deep P+ diffusion in the center of the power MOS. A deep N mineral dispersion layer 12 surrounded by a layer 13 is formed to form an N buried diffusion layer 1.
A potential Vs of 1 is taken out from the semiconductor surface. In this device structure, in order to ensure the withstand voltage of the large current power MOS, the P type diffusion layer in the source part and the N
By maintaining the distance between the raw mineral dispersion layer 12, it is possible to obtain a high-voltage, large-current power MOS that can accurately detect the potential Vg of the N-buried diffusion layer 11 regardless of the N-type epitaxial layer potential distribution. . Therefore, according to this embodiment, regardless of the position distribution of the N-type epitaxial layer of the power MOS, the relevant A'
) - It is possible to accurately detect the potential Vs of the half-wrapped MOS board or the buried diffusion layer.
本発明によれば、出力素子の電流通路であるＮ子基板ま
たはＮ十埋込拡散層の電位変化を当該素子の電流検出に
利用しているため、パワーロスが無くかつ温度依存性が
小さい電流検出回路を提供できるという効果がある。ま
た、出力素子がパワーＭＯＳの場合、内蔵ダイオードの
電流通路は当該パワーＭＯ５の電流通路と同じであるた
め、パワーＭＯＳの内蔵ダイオード電流も検出可能な電
流検出回路を提供できるという効果がある。さらに、Ｈ
ブリッジ回路の上側パワーＭＯＳのＮ子基板またはＮ十
埋込拡散層電位間を比較して電流を検出しているため、
新たに基準電圧発生回路を作る必要がなく、部品点数の
少ない電流検出回路を提供できるという効果がある。According to the present invention, since the potential change of the N-substrate or the N-substrate buried diffusion layer, which is the current path of the output element, is used for current detection of the element, current detection has no power loss and low temperature dependence. This has the effect of providing a circuit. Further, when the output element is a power MOS, the current path of the built-in diode is the same as the current path of the power MO5, so there is an effect that it is possible to provide a current detection circuit that can also detect the built-in diode current of the power MOS. Furthermore, H
Since the current is detected by comparing the potentials of the N-substrate or N-buried diffusion layer of the upper power MOS of the bridge circuit,
There is no need to create a new reference voltage generation circuit, and there is an advantage that a current detection circuit with a small number of parts can be provided.
第１図は本発明の第１の実施例を示すパワーＭＯ５の断
面構造とＨブリッジ回路における電流検出回路の構成図
、第２図は従来の電流検出回路、第３図は本発明の第２
の実施例を示すバイポーラ型作動増幅器を用いた電流検
出回路と人出力特性、第４図は本発明の第３の実施例を
示すＨブリッジ回路における電流検出回路、第５図は本
発明の第４の実施例を示す半導体装置の断面図、第６図
は本発明の第５の実施例を示す半導体装置の断面図、第
７図は本発明の第６の実施例を示すパワーＭＯ５の断面
図である。
１・・・金属電極、２・・・Ｎ子基板、３・・・Ｎ型エ
ピタキシャル層、４，１２・・・深いＮ生鉱散層、５・
・・Ｐ形波散層、６・・・Ｎ膨拡散層、７・・・酸化膜
、８・・・Ｐｏ１ｙ−８ｉゲート、９・・・ＡＱ電極、
１１・・・Ｎ十埋込層、１３・・・Ｐ層分離拡散層、１
４・・・Ｐ形エピタキシャル層、１５・・・Ｎ十貫通拡
散層、１６・・・Ｐ−基板、１００−・・電圧比較回路
、ＲＬｌ、 Ｍｚ、 Ｍａ、 Ｍ４ｔＭｓ ・・・大
電流パワーＭ ＯＳ 、 Ｍｓ・・・電流センス用Ｍ
ＯＳ 、 Ｍ？ −高耐圧Ｎ Ｍ ＯＳ 、 Ｄ ｓ
ｒ Ｄ ２ ＃ Ｄ ａ ＋Ｄ４・・・大電流パワーＭ
ＯＳの内蔵ダイオード、Ｑｌ。
Ｑｚｅ Ｑｓ、 Ｑ１０４． ＱＩＱ６１ Ｑ
ｘｏｅｔ Ｑｔｏ７＊ Ｑｓｏｓ＊Ｑｚｏｅ−Ｐ
ｎ Ｐ トランジスタ、Ｑ４ｔ Ｑ３ｙ Ｑ１００゜Ｑ
ｚｏｉ＊ Ｑｔｏｚ、 Ｑｌｏｓ°゛０ｎｐｎトランジ
スタ。
Ｒ５５ｕａ・・・Ｎ子基板抵抗、ＲＮＴＨ・・・Ｎ十貫
通拡散層抵抗、ＲＮＢＬ・・・Ｎ十埋込拡散層の抵抗、
ＲＮ・・・Ｎ子基板抵抗およびＮ十貫通拡散層抵抗また
はＮ十埋込層の抵抗、ＲＥ・・・抵抗、 Ｖｓｔ、 Ｖ
ｓｚ・・・大電流パワーＭＯ５のセンス電位端子、Ｉｓ
、 ＩｇｇｓｇａｘｓＩ ５ＥＮＪＩＥ８ ｔ Ｉ ’
５ＥＩＮＳ！！１ 、 Ｉ ’ ａｇｓｓａδ…セン
ス電流、Ｉｘｏａ＊ｐ Ｉｏｚ・・・負荷電流、ＩＩ！
！！・・・定電流源電流。
Ｖｏｏ・・・電源電圧、Ｍ・・・モーター（ｂ’）
第
ス
図
第 ３５！ｌ
（久）
１丙
「Ａ」
＄ ３ 図
（（１）
Ｌ ＋ −−−−１−−１ｏ０
葛 ４ 圀
（＾）
Ｃ′０）
第 ４ 図
（Ｃ）
Ｌ−−−−−−−−−−−−−−−−−５−−Ｊ００
（ｄ）
ｒ、ビし
工石箕−（を４・Ｉｓ川用３戸（ｉ
丁気ｒ＊ｓｅ３）
番り
（α）
図
（ｂ）FIG. 1 is a cross-sectional structure of a power MO5 showing a first embodiment of the present invention and a configuration diagram of a current detection circuit in an H-bridge circuit, FIG. 2 is a conventional current detection circuit, and FIG. 3 is a diagram of a second embodiment of the present invention.
4 shows a current detection circuit using a bipolar differential amplifier and its output characteristics; FIG. 4 shows a current detection circuit in an H-bridge circuit showing a third embodiment of the present invention; FIG. 6 is a cross-sectional view of a semiconductor device showing a fifth embodiment of the present invention, and FIG. 7 is a cross-sectional view of a power MO5 showing a sixth embodiment of the present invention. It is a diagram. DESCRIPTION OF SYMBOLS 1... Metal electrode, 2... N-substrate, 3... N-type epitaxial layer, 4, 12... Deep N mineral dispersion layer, 5...
...P-type wave diffusion layer, 6...N swelling diffusion layer, 7...oxide film, 8...Poly-8i gate, 9...AQ electrode,
11...N 10 buried layer, 13...P layer separation diffusion layer, 1
4...P-type epitaxial layer, 15...N ten through diffusion layer, 16...P-substrate, 100-...voltage comparator circuit, RLl, Mz, Ma, M4tMs...large current power MOS , Ms...M for current sensing
OS, M? -High voltage NMOS, Ds
r D 2 # D a +D4...Large current power M
Built-in diode of OS, Ql. Qze Qs, Q104. QIQ61 Q
xoet Qto7* Qsos*Qzoe-P
n P transistor, Q4t Q3y Q100゜Q
zoi* Qtoz, Qlos°゛0npn transistor. R55ua...N substrate resistance, RNTH...N1 through-diffusion layer resistance, RNBL...N10 buried diffusion layer resistance,
RN...N-substrate resistance and N1 through diffusion layer resistance or N10 buried layer resistance, RE...Resistance, Vst, V
sz... sense potential terminal of large current power MO5, Is
, IggsgaxsI 5ENJIE8 t I'
5EINS! ! 1, I' agssaδ...Sense current, Ixoa*p Ioz...Load current, II!
! ! ...Constant current source current. Voo...Power supply voltage, M...Motor (b') Figure 35! l (ku) 1he "A" $ 3 Figure ((1) L + -----1--1o0 Kudzu 4 圀 (^) C'0) Figure 4 (C) L---------- −−−−−−−−−−5−−J00 (d) r, bishi masonry (wo 4・Is river 3 units (i choki r*se3) number (α) Figure (b )
Claims (1)
の電流変化として検出することを特徴とする電流検出回
路。 ２、Ｈブリッジ出力回路において、電源側出力素子の半
導体基板または埋込拡散層電位を比較することを特徴と
する第１項記載の電流検出回路。 ３、入力段トランジスタがカスケード接続されたバイポ
ーラ型差動増幅器で電圧比較することを特徴とする第２
項記載の電流検出回路。 ４、特許請求第３項記載の電流検出回路において。 バイポーラ型差動増幅器の一方の入力端子が直接電源線
に接続されていることを特徴とする第２項記載の電流検
出回路。 ５、特許請求第３項記載の電流検出回路において、出力
用パワーＭＯＳの内蔵ダイオードに回生電流が流れる期
間における電流検出のサンプリング周期を、当該パワー
ＭＯＳがオンしている期間のサンプリング周期の（１／
２）倍とすることを特徴とする第２項記載の電流検出回
路。 ６、特許請求第３項記載の電流検出回路において、バイ
ポーラ型差動増幅器の出力端子が複数あり、かつ各出力
端子の出力電流の比が１：２となっていることを特徴と
する第２項記載の電流検出回路。 ７、高耐圧・大電流トランジスタとバイポーラ素子また
はＣＭＯＳ素子を同一基板上に形成した半導体装置にお
いてハーフブリツジＩＣを構成し、前記同一種類のハー
フブリッジＩＣを２個組み合わせて構成したＨブリッジ
出力回路において、前記ハーフブリッジＩＣの半導体基
板または埋込拡散層電位を比較することを特徴とする第
２項記載の電流検出回路。 ８、高耐圧・大電流トランジスタとバイポーラ素子また
はＣＭＯＳ素子を同一基板上に形成した半導体装置にお
いてＨブリッジＩＣを構成し、前記出力素子の電圧変化
を検出することを特徴とする第２項記載の電流検出回路
。 ９、半導体基板または埋込拡散層と同一導電形の拡散層
が反対導電形拡散層で囲まれており、当該半導体基板ま
たは埋込拡散層の電位を前記同一導電形拡散層より取り
出すことを特徴とする第１項記載の電流検出回路。[Scope of Claims] 1. A current detection circuit characterized in that a change in potential of a semiconductor substrate or a buried diffusion layer is detected as a change in current of the element. 2. The current detection circuit according to item 1, wherein in the H-bridge output circuit, the semiconductor substrate or buried diffusion layer potentials of the output elements on the power supply side are compared. 3. A second device characterized in that voltage comparison is performed using a bipolar differential amplifier in which input stage transistors are cascade-connected.
Current detection circuit described in section. 4. In the current detection circuit according to claim 3. 3. The current detection circuit according to claim 2, wherein one input terminal of the bipolar differential amplifier is directly connected to a power supply line. 5. In the current detection circuit according to claim 3, the sampling period for current detection during the period when regenerative current flows through the built-in diode of the output power MOS is set to (1) of the sampling period during the period when the power MOS is on. /
2) The current detection circuit according to item 2, characterized in that the current detection circuit is doubled. 6. The current detection circuit according to claim 3, wherein the bipolar differential amplifier has a plurality of output terminals, and the ratio of the output currents of each output terminal is 1:2. Current detection circuit described in section. 7. A half-bridge IC is configured in a semiconductor device in which a high voltage/large current transistor and a bipolar element or CMOS element are formed on the same substrate, and an H-bridge output circuit configured by combining two half-bridge ICs of the same type, 3. The current detection circuit according to claim 2, wherein potentials of the semiconductor substrate or buried diffusion layer of the half-bridge IC are compared. 8. The semiconductor device according to item 2, characterized in that an H-bridge IC is configured in a semiconductor device in which a high voltage/large current transistor and a bipolar element or a CMOS element are formed on the same substrate, and a voltage change of the output element is detected. Current detection circuit. 9. A diffusion layer of the same conductivity type as the semiconductor substrate or the buried diffusion layer is surrounded by an opposite conductivity type diffusion layer, and the potential of the semiconductor substrate or the buried diffusion layer is taken out from the same conductivity type diffusion layer. 2. The current detection circuit according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18469389A JPH0350762A (en) | 1989-07-19 | 1989-07-19 | Current detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18469389A JPH0350762A (en) | 1989-07-19 | 1989-07-19 | Current detecting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0350762A true JPH0350762A (en) | 1991-03-05 |
Family
ID=16157724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18469389A Pending JPH0350762A (en) | 1989-07-19 | 1989-07-19 | Current detecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0350762A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN108845175A (en) * | 2018-05-02 | 2018-11-20 | 电子科技大学 | It is a kind of to work in the high precision electro current detection circuit of subthreshold region |
-
1989
- 1989-07-19 JP JP18469389A patent/JPH0350762A/en active Pending
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| CN108845175B (en) * | 2018-05-02 | 2020-06-30 | 电子科技大学 | High-precision current detection circuit working in subthreshold region |
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