JPH034996B2 - - Google Patents
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- JPH034996B2 JPH034996B2 JP58053390A JP5339083A JPH034996B2 JP H034996 B2 JPH034996 B2 JP H034996B2 JP 58053390 A JP58053390 A JP 58053390A JP 5339083 A JP5339083 A JP 5339083A JP H034996 B2 JPH034996 B2 JP H034996B2
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- 230000015654 memory Effects 0.000 claims description 52
- 230000008054 signal transmission Effects 0.000 claims description 10
- 230000003068 static effect Effects 0.000 claims description 8
- 238000007599 discharging Methods 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は主として金属−絶縁膜−半導体（以下
MISという）トランジスタを用いた記憶装置（以
下メモリという）の語線駆動方法に関するもので
ある。
MISという）トランジスタを用いた記憶装置（以
下メモリという）の語線駆動方法に関するもので
ある。
第１図はメモリチツプの主要回路ブロツクの平
面図であり、かゝるチツプは２つのメモリ素子群
を構成するメモリセルブロツク１，２と、その間
にその行に対応して配置された行デコーダ３と、
各メモリセルブロツクの列に対応して配置された
列デコーダ４，５とにより構成されている。
面図であり、かゝるチツプは２つのメモリ素子群
を構成するメモリセルブロツク１，２と、その間
にその行に対応して配置された行デコーダ３と、
各メモリセルブロツクの列に対応して配置された
列デコーダ４，５とにより構成されている。
第２図は第１図に示したメモリチツプの内、行
デコーダXD0〜XD(o-1)と、語線W0〜W(o-1)とメ
モリ素子との接続関係を示す従来の回路構成であ
つて、上記のようにメモリ素子群１，２の間に配
置された０〜（ｎ−１）までの計ｎ個の行デコー
ダXD0〜XD(o-1)は、選択された行の語線の電圧
レベルだけを“High”にして、他の残りの全て
の語線の電圧レベルを“Low”にするように動
作する。例えば第０行が選択されたときは、行デ
コーダXD0の出力電圧レベルのみが“High”で
XD1〜XD(o-1)の出力電圧レベルは“Low”とな
る。
デコーダXD0〜XD(o-1)と、語線W0〜W(o-1)とメ
モリ素子との接続関係を示す従来の回路構成であ
つて、上記のようにメモリ素子群１，２の間に配
置された０〜（ｎ−１）までの計ｎ個の行デコー
ダXD0〜XD(o-1)は、選択された行の語線の電圧
レベルだけを“High”にして、他の残りの全て
の語線の電圧レベルを“Low”にするように動
作する。例えば第０行が選択されたときは、行デ
コーダXD0の出力電圧レベルのみが“High”で
XD1〜XD(o-1)の出力電圧レベルは“Low”とな
る。
したがつて語線W0だけが“High”となり他の
すべての語線W1〜W(o-1)は全て“Low”になり、
メモリ素子群１および２における０行目の全ての
メモリ素子が選択されることになり、あとは列デ
コーダによつて必要な列を１つ選択すれば、この
交点の素子のみが１つ選択されることとなる。
すべての語線W1〜W(o-1)は全て“Low”になり、
メモリ素子群１および２における０行目の全ての
メモリ素子が選択されることになり、あとは列デ
コーダによつて必要な列を１つ選択すれば、この
交点の素子のみが１つ選択されることとなる。
しかしながらこのような従来のメモリ装置は、
語線W0〜W(o-1)が２つのメモリ素子群１，２に
共用されるため、大きな浮遊容量をもつこととな
り、中央に配置された行デコーダはこの大きな浮
遊容量を駆動しなければならないので、メモリ素
子を選択する時間が大きくなるという欠点があつ
た。
語線W0〜W(o-1)が２つのメモリ素子群１，２に
共用されるため、大きな浮遊容量をもつこととな
り、中央に配置された行デコーダはこの大きな浮
遊容量を駆動しなければならないので、メモリ素
子を選択する時間が大きくなるという欠点があつ
た。
また例えば語線Wiが選ばれたとすると、その
行については全ての列にわたり語線が“High”
になるから、例えばメモリ素子を第３図に示すよ
うなスタテイツク形回路で構成したときは、同一
行内の全てのメモリ素子について、一対のビツト
線のうち、いずれか一方のビツト線を通してメモ
リ素子に電流が流れ込むという不都合がある。
行については全ての列にわたり語線が“High”
になるから、例えばメモリ素子を第３図に示すよ
うなスタテイツク形回路で構成したときは、同一
行内の全てのメモリ素子について、一対のビツト
線のうち、いずれか一方のビツト線を通してメモ
リ素子に電流が流れ込むという不都合がある。
すなわち第３図で節点１９に“High”が、節
点２０に“Low”が記憶されているときは、
MISトランジスタ１４は導通しているので、電源
−負荷１８−MISトランジスタ１６−MISトラン
ジスタ１４−接地の通路を経て電流が流れ、また
節点１９に“Low”が、節点２０に“High”が
記憶されているときは、逆に負荷１７−MISトラ
ンジスタ１５−MISトランジスタ１３−接地の通
路を経て電流が流れる。このビツト線からの流れ
込み電流は、スタテイツク形メモリ回路では不可
避であり、従来の回路の欠点はメモリ素子群１お
よび２を含め１行全列にわたつて電流が流れ込む
ための消費電力が極めて大きくなるということで
ある。
点２０に“Low”が記憶されているときは、
MISトランジスタ１４は導通しているので、電源
−負荷１８−MISトランジスタ１６−MISトラン
ジスタ１４−接地の通路を経て電流が流れ、また
節点１９に“Low”が、節点２０に“High”が
記憶されているときは、逆に負荷１７−MISトラ
ンジスタ１５−MISトランジスタ１３−接地の通
路を経て電流が流れる。このビツト線からの流れ
込み電流は、スタテイツク形メモリ回路では不可
避であり、従来の回路の欠点はメモリ素子群１お
よび２を含め１行全列にわたつて電流が流れ込む
ための消費電力が極めて大きくなるということで
ある。
本発明は、上述したような従来のメモリにおけ
る欠点を除去するためになされたもので、行デコ
ーダの左右にこれを共有して配置されたスタテイ
ツク形メモリ素子群の各語線に信号伝達用トラン
ジスタを設けると共に、各語線と所定電位点間に
放電用トランジスタを設け、選択されるメモリ素
子が接続された語線のみを、上記信号伝達用トラ
ンジスタを介して活性化すると共に、選択される
メモリ素子を含まないメモリ素子群の各語線に設
けられた放電用トランジスタをオンしてそれらの
語線を所定電位点に短絡するようにしたものであ
る。
る欠点を除去するためになされたもので、行デコ
ーダの左右にこれを共有して配置されたスタテイ
ツク形メモリ素子群の各語線に信号伝達用トラン
ジスタを設けると共に、各語線と所定電位点間に
放電用トランジスタを設け、選択されるメモリ素
子が接続された語線のみを、上記信号伝達用トラ
ンジスタを介して活性化すると共に、選択される
メモリ素子を含まないメモリ素子群の各語線に設
けられた放電用トランジスタをオンしてそれらの
語線を所定電位点に短絡するようにしたものであ
る。
以下、本発明の一実施例を図面について詳細に
説明する。
説明する。
第４図において、TOL〜T(o-1)Lおよび〔TOR〜
T(o-1)Rは信号伝達用MISトランジスタであり、
QOL〜Q(o-1)LおよびQOR〜Q(o-1)Rは語線が浮遊状態
にあるとき、語線を接地電位点ないしはその近傍
の固定電位等の所定電位点まで駆動するための放
電用MISトランジスタである。Aα１，Aα２，
Aα１，２は列選択用アドレス信号Aαを基に
それをインバータ等により反転したり、また増幅
するなどの所望の処理を施したりして得られた信
号である。図に示すように、メモリ素子群１に対
する信号伝達用MISトランジスタTOL〜T(o-1)Lの
ゲートに入力される信号１と、メモリ素子群
２に対する信号伝達用MISトランジスタTOR〜
T(o-1)Rのゲートに入力される信号Aα１は互に反
転関係にあり、メモリ素子群１に対する放電用
MISトランジスタQOL〜Q(o-1)Lのゲートに入力さ
れる信号Aα２と、メモリ素子群２に対する放電
用MISトランジスタQOR〜Q(o-1)Rのゲートに入力
される信号２も反転関係にある。しかもアド
レス信号Aα１と２も互に反転関係にあり、
Aα１とAα２も互に反転関係にある。したがつて
Aα１とAα２は同一信号であつてもよく、１
と２も同一信号であつてもよい。
T(o-1)Rは信号伝達用MISトランジスタであり、
QOL〜Q(o-1)LおよびQOR〜Q(o-1)Rは語線が浮遊状態
にあるとき、語線を接地電位点ないしはその近傍
の固定電位等の所定電位点まで駆動するための放
電用MISトランジスタである。Aα１，Aα２，
Aα１，２は列選択用アドレス信号Aαを基に
それをインバータ等により反転したり、また増幅
するなどの所望の処理を施したりして得られた信
号である。図に示すように、メモリ素子群１に対
する信号伝達用MISトランジスタTOL〜T(o-1)Lの
ゲートに入力される信号１と、メモリ素子群
２に対する信号伝達用MISトランジスタTOR〜
T(o-1)Rのゲートに入力される信号Aα１は互に反
転関係にあり、メモリ素子群１に対する放電用
MISトランジスタQOL〜Q(o-1)Lのゲートに入力さ
れる信号Aα２と、メモリ素子群２に対する放電
用MISトランジスタQOR〜Q(o-1)Rのゲートに入力
される信号２も反転関係にある。しかもアド
レス信号Aα１と２も互に反転関係にあり、
Aα１とAα２も互に反転関係にある。したがつて
Aα１とAα２は同一信号であつてもよく、１
と２も同一信号であつてもよい。
以下、本実施例における動作について説明す
る。今、列選択用アドレス信号Aαが“High”で
上記信号Aα１，Aα２が“High”、１，２
が“Low”であり、しかも第０行が選択されて
いて行デコーダXD0の出力が“High”で、その
他の行デコーダXD0〜XD(o-1)の出力が“Low”
である場合を考える。このときMISトランジスタ
TOR〜T(o-1)RとQOL〜Q(o-1)Lがオン状態となつて低
インピーダンスになり、またMISトランジスタ
TOL〜T(o-1)LとQOR〜Q(o-1)Rがカツトオフ状態とな
つて高インピーダンスとなる。その結果、メモリ
素子群１には行デコーダ信号は伝達されず、MIS
トランジスタTOL〜T(o-1)Lによつて非選択とされ
る。一方メモリ素子群２については、すべての行
デコーダの信号が伝達されるが“High”はXD0
のみであるから結局語線WORだけが“High”に
なつて活性化され、その他の全ての語線W1R〜
W(o-1)R，WOL〜W(o-1)Lは“Low”となる。
る。今、列選択用アドレス信号Aαが“High”で
上記信号Aα１，Aα２が“High”、１，２
が“Low”であり、しかも第０行が選択されて
いて行デコーダXD0の出力が“High”で、その
他の行デコーダXD0〜XD(o-1)の出力が“Low”
である場合を考える。このときMISトランジスタ
TOR〜T(o-1)RとQOL〜Q(o-1)Lがオン状態となつて低
インピーダンスになり、またMISトランジスタ
TOL〜T(o-1)LとQOR〜Q(o-1)Rがカツトオフ状態とな
つて高インピーダンスとなる。その結果、メモリ
素子群１には行デコーダ信号は伝達されず、MIS
トランジスタTOL〜T(o-1)Lによつて非選択とされ
る。一方メモリ素子群２については、すべての行
デコーダの信号が伝達されるが“High”はXD0
のみであるから結局語線WORだけが“High”に
なつて活性化され、その他の全ての語線W1R〜
W(o-1)R，WOL〜W(o-1)Lは“Low”となる。
したがつて、行デコーダXD0は選択されたメモ
リ素子群２の選択された行（第０行）の語線WOR
だけ駆動し、同一行内にある選択されていないメ
モリ素子群１の語線WOLは駆動しない。すなわち
行デコーダで駆動される負荷容量が、片側のメモ
リ素子群の浮遊容量だけとなり、従来の回路方式
に比し、ほゞ半減する。したがつてMISトランジ
スタTOL〜T(o-1)L，TOR〜T(o-1)Rのオン抵抗を行デ
コーダXD0〜XD(o-1)の出力インピーダンスより、
十分小さくしておけば、従来の回路に比し約２倍
の速度で語線を駆動することができる。
リ素子群２の選択された行（第０行）の語線WOR
だけ駆動し、同一行内にある選択されていないメ
モリ素子群１の語線WOLは駆動しない。すなわち
行デコーダで駆動される負荷容量が、片側のメモ
リ素子群の浮遊容量だけとなり、従来の回路方式
に比し、ほゞ半減する。したがつてMISトランジ
スタTOL〜T(o-1)L，TOR〜T(o-1)Rのオン抵抗を行デ
コーダXD0〜XD(o-1)の出力インピーダンスより、
十分小さくしておけば、従来の回路に比し約２倍
の速度で語線を駆動することができる。
また本発明によれば、非選択のメモリ素子群の
語線は１本も活性化されないので、非選択のメモ
リ素子群のビツト線からメモリ素子に流れ込む電
流をなくすことができ、選択されたメモリ素子を
流れる電流もまた従来の半分にすることができる
ので、メモリチツプの低消費電力化が容易にな
る。また、選択されるメモリ素子を含まないメモ
リ素子群の各語線に設けた放電トランジスタによ
り、これらの各語線を所定電位に固定するので、
誤動作等のおそれも生じない。
語線は１本も活性化されないので、非選択のメモ
リ素子群のビツト線からメモリ素子に流れ込む電
流をなくすことができ、選択されたメモリ素子を
流れる電流もまた従来の半分にすることができる
ので、メモリチツプの低消費電力化が容易にな
る。また、選択されるメモリ素子を含まないメモ
リ素子群の各語線に設けた放電トランジスタによ
り、これらの各語線を所定電位に固定するので、
誤動作等のおそれも生じない。
以上、本発明をＮチヤネルMISトランジスタで
構成した場合について説明したが、Ｐチヤネル
MISトランジスタを用いたMISメモリさらにはバ
イポーラトランジスタを用いたメモリにも適用す
ることができる。
構成した場合について説明したが、Ｐチヤネル
MISトランジスタを用いたMISメモリさらにはバ
イポーラトランジスタを用いたメモリにも適用す
ることができる。
以上のように本発明によれば、非選択のメモリ
素子群の語線を活性化しないようにすると共に、
それらの語線を所定電位に固定するように構成し
たので、高速かつ低消費電力でしかも誤動作のお
それも生じないスタテイツク形半導体記憶装置が
得られる効果がある。
素子群の語線を活性化しないようにすると共に、
それらの語線を所定電位に固定するように構成し
たので、高速かつ低消費電力でしかも誤動作のお
それも生じないスタテイツク形半導体記憶装置が
得られる効果がある。
第１図はメモリチツプの主要回路ブロツクの平
面図、第２図は従来のメモリの要部回路図、第３
図はスタテイツク形メモリ素子の回路図、第４図
は本発明のメモリの一実施例を示す要部回路図で
ある。 １……メモリ素子群、２……メモリ素子群、
XD0〜XD(o-1)……行デコーダ、WOR〜W(o-1)Rお
よびWOL〜W(o-1)L……語線、TOR〜T(o-1)Rおよび
TOL〜T(o-1)L……信号伝達用トランジスタ、QOR〜
Q(o-1)RおよびQOL〜Q(o-1)L……放電用トランジス
タ。
面図、第２図は従来のメモリの要部回路図、第３
図はスタテイツク形メモリ素子の回路図、第４図
は本発明のメモリの一実施例を示す要部回路図で
ある。 １……メモリ素子群、２……メモリ素子群、
XD0〜XD(o-1)……行デコーダ、WOR〜W(o-1)Rお
よびWOL〜W(o-1)L……語線、TOR〜T(o-1)Rおよび
TOL〜T(o-1)L……信号伝達用トランジスタ、QOR〜
Q(o-1)RおよびQOL〜Q(o-1)L……放電用トランジス
タ。
Claims (1)
- １ スタテイツク形メモリ素子が接続された複数
の語線からなる第１の語線群を有する第１のメモ
リ素子群と、スタテイツク形メモリ素子が接続さ
れた複数の語線からなる第２の語線群を有する第
２のメモリ素子群と、上記第１および第２のメモ
リ素子群が左右に位置するようにこれらの間に配
置され上記第１および第２の語線群の同一行の語
線にそれぞれ共通に対応して設けられた行デコー
ダと、上記行デコーダと上記第１および第２のメ
モリ素子群の間にそれぞれ設けられ上記第１およ
び第２の語線群の各語線に接続された信号伝達用
トランジスタと、上記第１および第２の語線群の
各語線と所定電位点の間にそれぞれ設けられた放
電用トランジスタとを備え、上記行デコーダの出
力信号を上記信号伝達用トランジスタに印加する
と共に、上記第１の語線群に接続された信号伝達
用トランジスタには、列選択用アドレス信号に基
づく信号を印加し、上記第２の語線群に接続され
た信号伝達用トランジスタには、上記列選択用ア
ドレス信号に基づく信号と反転関係にある信号を
印加し、かつ、上記第１の語線群の各語線に設け
られた上記放電用トランジスタには、上記列選択
用アドレス信号に基づく信号と反転関係にある信
号を印加し、上記第２の語線群の各語線に設けら
れた上記放電用トランジスタには、上記列選択用
アドレス信号と同相の信号を印加して、選択され
る行の語線のうち選択されるスタテイツク形メモ
リ素子が接続されている語線のみを上記信号伝達
用トランジスタを介して活性化すると共に、選択
される語線を含む語線群に設けられた上記放電ト
ランジスタをオフし、選択される語線を含まない
語線群に設けられた上記放電トランジスタをオン
するようにした半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053390A JPS58179992A (ja) | 1983-03-28 | 1983-03-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053390A JPS58179992A (ja) | 1983-03-28 | 1983-03-28 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2785179A Division JPS55122290A (en) | 1979-03-09 | 1979-03-09 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58179992A JPS58179992A (ja) | 1983-10-21 |
| JPH034996B2 true JPH034996B2 (ja) | 1991-01-24 |
Family
ID=12941495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58053390A Granted JPS58179992A (ja) | 1983-03-28 | 1983-03-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58179992A (ja) |
-
1983
- 1983-03-28 JP JP58053390A patent/JPS58179992A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58179992A (ja) | 1983-10-21 |
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