JPH034939B2 - - Google Patents

Description

【発明の詳細な説明】 発明の属する技術分野 本発明はある周期内に複数バンクをアクセスす
る時のバンク使用状態を管理する記憶制御装置に
関する。DETAILED DESCRIPTION OF THE INVENTION TECHNICAL FIELD The present invention relates to a storage control device that manages bank usage status when a plurality of banks are accessed within a certain cycle.

従来技術 近年データ処理の分野においてて、処理装置の
性能向上とともにそれに見合つた記憶装置のスル
ープツト向上への要求が高まつている。半導体素
子の進歩により記憶装置の記憶容量は年々増加し
てきているが、スループツト向上の為のサイクル
タイムの改善はあまりなされていない。従来記憶
装置のスループツトを向上させるためには多重バ
イト構成により同時に読み／書き出来るデータ量
を増加させる方法や多重バンク構成により記憶装
置を独立に動作可能な複数のバンクに分割し見か
けのサイクルタイムを小さくし、さらに、インタ
リービングによるアクセスで並列動作バンクを増
やす方法などがとられ、処理装置に必要なスルー
プツトを確保してきている。多重バンク構成にお
ける各バンクの使用状態の管理は従来バンク数が
少ない時には各バンクからビジー信号を直接受け
ビジーでないバンクヘアクセスをする方法や多少
バンク数が増加した場合にはバンクと１対１に対
応するようにビジーフリツプフロツプを持ち、該
フリツプフロツプをアクセス時にセツトし、バン
クサイクル時間後にこれをリツトし、このビジー
フリツプフロツプの状態でバンクアクセスを制御
してきている。しかし、このような方法では、複
数バンク同時のアクセス可能でかつバンク数が非
常に多い高いスループツトを持つ記憶装置を実現
しようとした場合には、前記バンクビジー管理が
複雑でかつ金物量としても大きなものになるとい
う欠点がある。BACKGROUND OF THE INVENTION In recent years, in the field of data processing, as the performance of processing devices has improved, there has been an increasing demand for a commensurate improvement in the throughput of storage devices. Although the storage capacity of storage devices is increasing year by year due to advances in semiconductor devices, little improvement has been made in cycle time to improve throughput. Conventional methods to improve the throughput of storage devices include increasing the amount of data that can be read/written simultaneously using a multi-byte configuration and dividing the storage device into multiple banks that can operate independently using a multi-bank configuration to reduce the apparent cycle time. The throughput necessary for the processing device has been secured by reducing the size of the memory and increasing the number of parallel operation banks by accessing by interleaving. Conventionally, when the number of banks is small, the usage status of each bank in a multi-bank configuration is managed by directly receiving a busy signal from each bank and accessing a bank that is not busy, or when the number of banks increases, it is managed one-on-one with each bank. Correspondingly, a busy flip-flop is provided, and this flip-flop is set at the time of access, reset after a bank cycle time, and bank access is controlled in this busy flip-flop state. However, with this method, when attempting to realize a storage device that can access multiple banks simultaneously and has a high throughput with a very large number of banks, the bank busy management is complicated and requires a large amount of hardware. It has the disadvantage of becoming a thing.

発明の目的 本発明の目的は単純かつ少ない金物量で多くの
バンクのビジー管理を可能にし、上記欠点を解決
した高いスループツトを有する記憶制御装置を提
供することにある。OBJECTS OF THE INVENTION It is an object of the present invention to provide a storage control device that enables busy management of many banks with a simple and small amount of hardware, and has a high throughput that solves the above-mentioned drawbacks.

発明の構成 本発明の記憶制御装置は、それぞれ独立に動作
可能な複数数のバンクから構成される記憶装置
と、該記憶装置に接続され前記バンクの１つ以上
に同時にアクセスを行なう記憶制御装置と、 前記記憶装置をアクセスするため前記記憶制御
装置に対し１つ以上のバンクに対する要求を発生
する１つ以上の処理装置を有するシステムにおい
て、 予め定めた周期で前記要求で必要とするバンク
から前記１周期内で処理すべきバンクを決定し、
アドレス情報から得られるバンク番号と該バンク
番号から前記１周期内で処理すべき全てのバンク
を表わすのに必要なマスク情報を出力する要求処
理回路と、 前記アクセスにより各周期毎に使用状態として
扱われる使用バンク情報を前記バンク番号とマス
ク情報で登録し使用状態のバンクに該バンクのバ
ンクサイクル時間内に再びアクセスがないよう登
録期間を保証するだけの前記周期とバンクサイク
ル時間とから決められた数からなるバンク登録レ
ジスタと、 前記バンク登録レジスタの各出力に接続され、
前記要求処理回路からの要求バンク情報を共通入
力とし、前記各バンク登録レジスタに登録中のバ
ンク番号と要求バンク情報のバンク番号との比較
において、それぞれのマスク情報により比較すべ
きビツトを決定して比較し、使用状態バンクと要
求バンクとで一致するものがあるか否かを個々に
検出する前記バンク登録レジスタと同数のバンク
検出回路と、 前記バンク検出回路のすべての検出結果によ
り、前記記憶装置に対するアクセスを制御するア
クセス制御回路とを備え、予め定めた周期毎に該
周期内に処理すべき全バンクについて該バンクが
使用状態であるか否かをバンク番号とマスク情報
により検出し該バンクがすべて使用状態でない時
に該バンクに対するアクセスを行なうとともに、
該バンク情報を前記バンク登録レジスタの１つに
登録することを特徴とする 発明の実施例 次に本発明について図面を参照して詳細に説明
する。Composition of the Invention A storage control device of the present invention includes a storage device comprising a plurality of banks that can each operate independently, and a storage control device connected to the storage device and accessing one or more of the banks simultaneously. , in a system having one or more processing units that issue a request to the storage control unit for one or more banks in order to access the storage device, wherein the one or more banks are requested from the one bank required by the request at a predetermined period; Determine the bank to be processed within the cycle,
a request processing circuit that outputs a bank number obtained from address information and mask information necessary to represent all banks to be processed within the one cycle from the bank number; The bank number and mask information are used to register the used bank information and the bank cycle time is determined based on the period and the bank cycle time, which is enough to guarantee the registration period so that the bank in the used state will not be accessed again within the bank cycle time of the bank. a bank registration register consisting of a number; connected to each output of the bank registration register;
The request bank information from the request processing circuit is used as a common input, and in comparing the bank number registered in each bank registration register with the bank number of the request bank information, the bits to be compared are determined based on the respective mask information. A number of bank detection circuits equal to the number of bank registration registers for comparing and individually detecting whether or not there is a match between the used bank and the requested bank; and an access control circuit that controls access to the bank, and detects at each predetermined period whether or not all banks to be processed within the period are in use based on the bank number and mask information. While accessing the bank when all are not in use,
Embodiment of the invention characterized in that the bank information is registered in one of the bank registration registers Next, the present invention will be described in detail with reference to the drawings.

第１図は参照すると、本発明の一実施例に適用
されるデータ処理システムは演算処理装置１およ
び２、入出力装置３、記憶制御装置４、ユニツト
５−１〜５−４を有する記憶装置５、およびイン
タフエース１０１〜１０７から構成されている。 Referring to FIG. 1, a data processing system applied to an embodiment of the present invention includes arithmetic processing units 1 and 2, an input/output device 3, a storage control device 4, and a storage device having units 5-1 to 5-4. 5, and interfaces 101 to 107.

演算処理装置１は他の演算処理装置２および入
出力処理装置３と記憶装置５を共有してデータ処
理を行なう。前記演算処理装置１は前記記憶装置
５へデータアクセスを行なうのにインタフエース
１０１を介して記憶制御装置４に要求を送る。前
記インタフエース１０１は毎マシンサイクル１語
のデータ転送ができる能力を持つている。同様に
インタフエース１０２は毎マシンサイクル２語，
インタフエース１０３は２マシンサイクルに１語
の転送能力をもつ。 The arithmetic processing device 1 shares the storage device 5 with another arithmetic processing device 2 and an input/output processing device 3 to perform data processing. The arithmetic processing device 1 sends a request to the storage control device 4 via the interface 101 to access data to the storage device 5 . The interface 101 has the ability to transfer one word of data per machine cycle. Similarly, the interface 102 has two words per machine cycle.
The interface 103 has the ability to transfer one word every two machine cycles.

記憶装置５は内部にそれぞれ並列動作可能な32
個のバンクを持ち、４つのアクセスパス１０４〜
１０７で前記記憶制御装置４に接続され、前記各
アクセスパスは第１図に示すように対応するユニ
ツト５−１〜５−４内のそれぞれ８バンクをアク
セスできる。前記各パスは２マシンサイクルで１
語の転送能力もち、各バンクは９マシンサイクル
のバンクサイクル時間を必要とする。前記各バン
クは１語×ｎで構成され前記記憶装置５での番地
付けはバンク番号順に割付けられており、各バン
クには32語境界での番地が与えられバンクの選択
は32語境界内の番地で行なわれる。前記複数の要
求元から出された前記バンク装置５へのアクセス
は、インタフエース１０１〜１０３で前記記憶制
御装置４に通知され該記憶制御装置４で要求の種
類および要求番地から、前記記憶装置５のどのバ
ンクを同時に何個どのパスを用いてアクセスすべ
きかが判定され、該必要バンクの使用状態（ヒジ
ー）検査が行なわれる。 The storage device 5 has 32 internal memory devices each capable of parallel operation.
has four access paths 104~
107 to the storage control device 4, and each access path can access eight banks in the corresponding units 5-1 to 5-4, as shown in FIG. Each pass is 1 in 2 machine cycles.
Each bank requires a bank cycle time of 9 machine cycles. Each bank is composed of 1 word x n, and addresses in the storage device 5 are assigned in the order of bank numbers. Each bank is given an address at a 32-word boundary, and bank selection is performed by selecting a bank within the 32-word boundary. It is held at the address. Accesses to the bank device 5 issued by the plurality of request sources are notified to the storage control device 4 through interfaces 101 to 103, and the storage control device 4 uses the request type and request address to access the storage device 5. It is determined which banks should be accessed simultaneously, how many and which paths should be used, and the usage status (history) of the required banks is checked.

今前記演算処理装置１から８語のブロツク読出
し要求が来た場合には、前記インタフエース１０
１が１マシンサイクル１語の転送能力に対し前記
４本のインタフエース１０４〜１０７はそれぞれ
２マシンサイクルに１語の転送能力なので前記記
憶制御装置４は前記記憶装置５に対し、２マシン
サイクルに２つのバンクの割合で４回アクセス
し、前記記憶装置５からの２マシンサイクル毎に
２語送られてくるデータを毎マシンサイクル１語
ずつ８回返せばよいことが判る。同様に前記演算
処理装置２からの８語のブロツク読出し要求の場
合は前記インタフエース１０２が毎マシンサイク
ル２語の転送能力を持つため、前記記憶装置５に
は２マシンサイクル毎に同時に４バンクの動合で
２回アクセスし、２マシンサイクル毎の４語のデ
ータを毎マシンサイクル２語返せば良い。また、
要求元からの１語ずつの要求に対しては、２マシ
ンサイクルで１語の処理を行なう。このように要
求元と要求の種類によつて同時に処理すべきバン
ク数が決められ、同時に１個または複数のバンク
についてバンクビジーを検査する必要があり、か
つそのタイミングは本実施例の場合２マシンサイ
クルに１回の割合で行なえば良い。また上記ブロ
ツク読出しの場合同時にマクセスするバンクはブ
ロツクアドレスが８語境界にあることからバンク
番号０，８，16，24からの連続する２個または４
個毎となる。通常バンク番号は要求語番地の下位
ビツトから得られることを考えると、同時アクセ
スバンク数が２個の時は最下位ビツトを、４個の
時には下位２ビツトを無視してバンク番号を比較
すれば一致検出ができることになる。 If a block read request for 8 words comes from the arithmetic processing unit 1, the interface 10
1 has a transfer capacity of one word per machine cycle, whereas each of the four interfaces 104 to 107 has a transfer capacity of one word per two machine cycles. It can be seen that it is sufficient to access the data four times at the rate of two banks, and return the data sent from the storage device 5, two words every two machine cycles, eight times, one word every machine cycle. Similarly, in the case of an 8-word block read request from the arithmetic processing unit 2, since the interface 102 has a transfer capacity of 2 words per machine cycle, the storage device 5 simultaneously transfers 4 banks every 2 machine cycles. It is sufficient to access the data twice in combination and return 4 words of data every 2 machine cycles and 2 words every machine cycle. Also,
In response to a request for one word from a request source, one word is processed in two machine cycles. In this way, the number of banks to be processed simultaneously is determined by the request source and the type of request, and it is necessary to check whether one or more banks are busy at the same time. It is sufficient to do this once per cycle. In addition, in the case of the above block read, since the blocks are accessed at the same time at the 8-word boundary, consecutive 2 or 4 banks from bank numbers 0, 8, 16, and 24 are accessed simultaneously.
Individually. Considering that the bank number is usually obtained from the lower bits of the requested word address, when the number of simultaneously accessed banks is 2, the least significant bit is ignored, and when the number of banks is 4, the lower 2 bits are ignored and the bank numbers are compared. This allows for matching detection.

第２図を参照すると、本発明の一実施例は要求
付け回路１０、チエツクレジスタ１１，記憶アク
セス回路１２，登録制御回路１３，登録レジスタ
２１〜２４，および比較回路３１〜３４から構成
されている。 Referring to FIG. 2, one embodiment of the present invention is comprised of a requesting circuit 10, a check register 11, a memory access circuit 12, a registration control circuit 13, registration registers 21-24, and comparison circuits 31-34. .

次に第２図のブロツク図と第３図のタイミング
表を用いて更に詳細に説明する。第２図は前記記
憶制御装置４の本発明に係る部分のブロツク図で
ある。第３図は動作を説明するために前記演算処
理装置１から０〜７バンク内データに対するブロ
ツク読出し要求と前記演算処理装置２から２４〜
３１バンク内データに対するブロツク読出し要求
があり、その後前記入出力処理装置３からバンク
７へ前記演算処理装置１からバンク２５への１語
の書込み要求があり、つづいて前記演算処理装置
２からのバンク０〜７に対するブロツク読出しが
あつた場合のタイミングを示したものである。
（Ｔは説明のためマシンサイクルに番号付けをし
たものである。） 次に本発明の一実施例の動作を第２図および第
３図を参照しながら詳細に説明する。 Next, a more detailed explanation will be given using the block diagram of FIG. 2 and the timing table of FIG. 3. FIG. 2 is a block diagram of a portion of the storage control device 4 according to the present invention. In order to explain the operation, FIG.
There is a block read request for the data in bank 31, and then there is a one word write request from the input/output processing device 3 to bank 7 from the arithmetic processing device 1 to bank 25, and then there is a request to write one word from the arithmetic processing device 2 to bank 25. The timing chart shows the timing when blocks 0 to 7 are read.
(T is a machine cycle numbered for explanation.) Next, the operation of one embodiment of the present invention will be explained in detail with reference to FIGS. 2 and 3.

インタフエース１０１で前記記憶制御装置４に
送られてきたブロツク読出し要求は要求受け付け
回路１０でバンク０からサイクル当り２バンクず
つバンクビジーチエツクをするように判定され
る。出力線１１１を介してチエツクレジスタ１１
にＭ＝１，Ａ＝０（バンク０と１を示す）がタイ
ミングＴ０でセツトされる。該チエツクレジスタ
１１の出力線１１３の内容はビジーチエツタのた
めに比較回路３１〜３４に入力される。タイミン
グT₀およびT₁では使用中のバンクがないので全
ての登録レジスタ２１〜２４にはバンク番号とし
て存在しないバンク番号Ｂ＝32が登録されてい
る。従つて、前記比較回路２１〜２４の出力線１
４１〜１４４には一致信号が出力されない。該出
力線１４１〜１４４の信号は記憶アクセス回路１
２に入力され、前記出力線１４１〜１４４の内容
が１つも一致を検出していないことから、該バン
ク０と１が未使用状態である。そこで前記記憶ア
クセス回路１２は線１１０を介してタイミング出
力が出ているタイミングT₁で線１１４を介して
与えられた出力により該バンクに対する要求に応
答して前記記憶装置５にアクセスが出せることが
通知される。前記記憶アクセス回路１２は前記要
求受付け回路１０から線１１２を介して与えられ
た番地情報と線１１３を介して与えられたバンク
情報を使つて次のタイミングT₂およびT₃でバス
１０４および１０５を用いて該バンク０と１に読
出し要求が送られる。登録制御回路３は線１１０
を介してタイミング出力が出る毎に４本の出力線
１２１〜１２４のそれぞれに出力を順番に出すこ
とにより前記登録レジスタ２１〜２４をそれぞれ
８マシンサイクル毎に更新する。前記各登録レジ
スタのストロープ入力線１２１〜１２４には前記
線１１４を介した通知がある時には出力１１３で
入力されるチエツクレジスタ１１の内容が伝送さ
れ、ない時にはバンク番号としてＢ＝32をセツト
するよう制御されている。タイミングT₁では線
１１４に通知出力があるためストローブ線１２１
を介して前記チエツクレジスタ１１の内容Ｍおよ
びＡが第１の登録レジスタ２１のN1およびB1に
セツトされる。線１１４を介して通知を受けた前
記要求受付け回路１０は前記チエツクレジスタ１
１にある要求は処理されたので次のタイミングで
次の２つのバンク（バンク２と３）に要求をすべ
く前記線１１１の出力により前記チエツクレジス
タ１１にＭ＝１，Ａ＝２をセツトする。 A block read request sent to the storage control device 4 through the interface 101 is judged by the request receiving circuit 10 so that a bank busy check is performed for two banks per cycle starting from bank 0. Check register 11 via output line 111
Then, M=1 and A=0 (indicating banks 0 and 1) are set at timing T0. The contents of the output line 113 of the check register 11 are input to comparison circuits 31-34 for the busy checker. Since there is no bank in use at timings T ₀ and T ₁ , the bank number B=32, which does not exist, is registered in all the registration registers 21 to 24 as a bank number. Therefore, the output lines 1 of the comparison circuits 21 to 24
No coincidence signal is output to 41-144. The signals on the output lines 141 to 144 are sent to the memory access circuit 1.
2, and since no match has been detected in the contents of the output lines 141 to 144, banks 0 and 1 are unused. Therefore, the memory access circuit 12 can access the memory device 5 in response to a request for the bank by the output provided via the line 114 at timing _T1 when the timing output is provided via the line 110. Be notified. The memory access circuit 12 uses the address information given via the line 112 and the bank information given via the line 113 from the request acceptance circuit 10 to access the buses 104 and 105 at the next timings T ₂ and T ₃ . A read request is sent to banks 0 and 1 using Registration control circuit 3 is wire 110
The registration registers 21 to 24 are updated every eight machine cycles by sequentially outputting an output to each of the four output lines 121 to 124 each time a timing output is output via the register. When there is a notification via the line 114, the contents of the check register 11 input at the output 113 are transmitted to the strobe input lines 121 to 124 of each registration register, and when there is no notification, B=32 is set as the bank number. controlled. At timing T ₁ , there is a notification output on line 114, so strobe line 121
The contents M and A of the check register 11 are set to N1 and B1 of the first registration register 21 through the register. The request receiving circuit 10 which received the notification via the line 114 sends the request to the check register 1.
Since the request in bank 1 has been processed, M=1 and A=2 are set in the check register 11 by the output of the line 111 in order to request the next two banks (banks 2 and 3) at the next timing. .

以下同様にして、バンク４と５、バンク６と７
に要求され、前記演算処理装置１からのブロツク
読出し要求が処理される。次の演算処理装置２か
らのブロツク読出し要求は同時に４バンク処理す
るための前記チエツクレジスタ１１にＭ＝３（４
バンク単位でビジーチエツクする）をセツトする
点を除き同様の動作が行なわれる。タイミング
T14でインタフエース１０３で要求された前記入
出力処理装置３からのバンク７への１語の書込み
要求がバンクビジーチエツクのため前記チエツク
レジスタ１１にＭ＝０，Ａ＝７としてセツトされ
る。今バンク７は先の演算処理装置１からのブロ
ツク読出し要求で使用状態にあるため、タイミン
グT16で前記記憶装置５のバンク７がアクセスさ
れなくてはならない。 Similarly, banks 4 and 5, banks 6 and 7
A block read request from the arithmetic processing unit 1 is processed. The next block read request from the arithmetic processing unit 2 is sent to the check register 11 for processing four banks at the same time, M=3 (4
The same operation is performed except that the busy check is set in bank units. timing
At T14, a one-word write request from the input/output processing device 3 to the bank 7 requested by the interface 103 is set in the check register 11 as M=0 and A=7 for bank busy check. Since bank 7 is currently in use due to a previous block read request from arithmetic processing unit 1, bank 7 of storage device 5 must be accessed at timing T16.

第４図を参照すると、前記比較回路３１〜３４
は排他的論理回路５１〜５５，否定回路６０〜６
５，論理積ゲート７４および７５、および論理和
ゲート８０から構成されている。 Referring to FIG. 4, the comparison circuits 31 to 34
are exclusive logic circuits 51 to 55 and negative circuits 60 to 6.
5, AND gates 74 and 75, and an OR gate 80.

次に前記アクセスの抑止手順を図面を参照して
詳細に説明する。今バンクの使用状態は前記登録
レジスタ２４にN4＝１，B4＝６して登録されて
いる。前記チエツクレジスタ１１のバンク番号Ａ
出力１１３（第４図の出力２０１〜２０５）は４
つの比較回路３１〜３４のそれぞれに入力され、
排他的論理和回路５１〜５５で前記各登録レジス
タ２１〜２４のバンク番号Ｂの出力１３１〜１３
４のそれぞれ対応する重みのビツトどうしと比較
される。前記比較回路３４においては、A₀，A₁，
A₂，A₃，A₄＝00111であり、B₀，B₁，B₂，B₃，
B₄＝00110で前記排他的論理和回路５１〜５５の
出力２５１〜２５５は00001となる。この値00001
の否定回路６１〜６５を介した出力２６１〜２６
５は11110となる。これはＡとB4とが最下位ビツ
トを除いて一致していることを示している。今前
記第４登録レジスタ２４にはバンク６とバンク７
の両方を登録するため最下位ビビツトの比較を無
視するようにマスク情報Ｎ４としてN₀，N₁＝01
が登録されている。マスク情報ＭおよびＮの出力
２２４〜２２５，および２３４〜２３５は下位２
ビツトの比較結果２６４〜２６５と論理和回路７
４〜７５とでそれぞれ論理和がとられる。いずれ
かのマスク情報が論理１であればビツトの比較結
果を強制的に論理１（一致））にしてそれぞれの
出力２７４〜２７５に出すように構成されてい
る。従つて、前記比較結果２６１〜２６５
（11110）は出力２６１〜２６３，２７４〜２７５
では11111となり、全ビツト一致として論理積回
路８０に入力される。今Ｂ４の最上位ビツトB_v
はB4＝６であり論理０のため否定回路６０を通
した出力２６０は論理１になつており、前記論理
積回路８０の条件が整い出力１４４から一致状態
が出力される。記憶アクセス回路１２は出力１４
４でビジーバンクと要求バンクの一致が報告され
ると前記記憶装置５に対するアクセスを抑止し、
通知１１４を出さない。第３図からも判るよう
に、T16では登録レジスタ４２４はバンク番号
B4＝32（B_v＝１）になるため、第４図における出
力２１０が論理１、その否定回路６０の出力２６
０が論理０となり論理積回路８０の出力１４４は
論理０となり一致無しの状態になる。このため前
記７に対する要求は処理することができる。 Next, the access suppression procedure will be explained in detail with reference to the drawings. The usage status of the bank is currently registered in the registration register 24 as N4=1 and B4=6. Bank number A of the check register 11
Output 113 (outputs 201 to 205 in Figure 4) is 4
input to each of the comparison circuits 31 to 34,
Exclusive OR circuits 51 to 55 output bank numbers B of each of the registration registers 21 to 24 131 to 13.
4 bits with corresponding weights are compared. In the comparison circuit 34, A ₀ , A ₁ ,
A ₂ , A ₃ , A ₄ =00111, B ₀ , B ₁ , B ₂ , B ₃ ,
When B ₄ =00110, the outputs 251 to 255 of the exclusive OR circuits 51 to 55 become 00001. This value 00001
Outputs 261-26 via inverting circuits 61-65
5 becomes 11110. This shows that A and B4 match except for the least significant bit. Now, the fourth registration register 24 has bank 6 and bank 7.
N ₀ , N ₁ = 01 as mask information N4 to ignore the comparison of the lowest bit in order to register both
is registered. Outputs 224 to 225 and 234 to 235 of mask information M and N are the lower 2
Bit comparison results 264 to 265 and OR circuit 7
A logical sum is calculated for each of 4 to 75. If any of the mask information is logical 1, the bit comparison result is forced to be logical 1 (match) and outputted to the respective outputs 274-275. Therefore, the comparison results 261 to 265
(11110) is output 261-263, 274-275
Then, the result becomes 11111, which is input to the AND circuit 80 as all bits match. Now the most significant bit of B4 B _v
Since B4 = 6, the output 260 through the NOT circuit 60 becomes a logic 1 because B4=6, and the condition of the AND circuit 80 is satisfied, and a match state is output from the output 144. Memory access circuit 12 has output 14
When a match between the busy bank and the requested bank is reported in step 4, access to the storage device 5 is inhibited;
Do not issue notification 114. As can be seen from Figure 3, in T16, the registration register 424 is the bank number.
Since B4=32 (B _v =1), the output 210 in FIG. 4 is logic 1, and the output 26 of the inverter 60 is
0 becomes a logic 0, and the output 144 of the AND circuit 80 becomes a logic 0, resulting in a state of no match. Therefore, the request for 7 can be processed.

以上説明したように、登録レジスタには複数個
のバンクを登録するために、バンク番号と比較回
路のマスクビツトを持ち、要求バンクとの比較に
おいて、バンク番号のビツト毎の比較結果をマス
ク情報でマスクすることにより同時に複数個のバ
ンクについて検査できる。T22ではT14とは逆に
登録レジスタ１２１にはバンク７の１個が登録さ
れており、チエツクレジスタ１１にＭ＝３，Ａ＝
４（バンク４〜７）の４バンクの要求バンクが入
つた場合となるが、B1＝00111とＡ＝00100の比
較結果２６１〜２６５ 11100をM₀M₁＝11でマ
スクすると11111となりやはり一致が検出される。
前記登録レジスタは８マシンサイクル毎に更新さ
れるため、一度登録レジスタに登録されたビジー
バンクは10マシンサイクルアクセスできないこと
になる。今前記記憶装置５の各バンクのサイクル
タイムは９であるため、同一バンクに対するアク
セスの重なりは生ずることがないことが保証され
ている。このように登録レジスタの必要数はバン
クのサイクルタイムとバンクチエツクのサイクル
から求めることができる。また、チエツクレジス
タ１１と登録レジスタ２１〜２４のビツト数は、
同時にバンクビジーチエツクを行うバンク数と前
記記憶装置５のバンク数から決められる。 As explained above, in order to register multiple banks, the registration register has bank numbers and mask bits for the comparison circuit, and when comparing with the requested bank, the comparison result for each bit of the bank number is masked with mask information. By doing this, it is possible to test multiple banks at the same time. In T22, contrary to T14, one bank 7 is registered in the registration register 121, and the check register 11 has M=3, A=
4 (banks 4 to 7), the comparison result of B1 = 00111 and A = 00100, 261 to 265 11100, is masked with M ₀ M ₁ = 11, and it becomes 11111, which is still a match. Detected.
Since the registration register is updated every 8 machine cycles, a busy bank once registered in the registration register cannot be accessed for 10 machine cycles. Now, since the cycle time of each bank of the storage device 5 is 9, it is guaranteed that accesses to the same bank will not overlap. In this way, the required number of registration registers can be determined from the bank cycle time and bank check cycle. Also, the number of bits in the check register 11 and registration registers 21 to 24 is
It is determined from the number of banks that perform bank busy checks at the same time and the number of banks in the storage device 5.

第５図には本発明の他の実施例が示されてお
り、その構成は第２図における登録レジスタ２１
〜２４をシフトレジスタ状にしたものである。こ
の場合通知１１４でチエツクレジスタ１１の内容
を登録するのは必ず登録レジスタ１２１であり、
この内容が２マシンサイクル毎のタイミング出力
１１０により１→２→３→４と順に移送される。
従つてアクセスのため、ビジーとして登録された
バンクは８マシンサイクル間登録されていること
になり、前記実施例と同じ効果を生み出すことが
できる。ただし内容が順次移送されるため、第２
図における登録制御回路１３は不要となりタイミ
ング出力１１０だけで制御できる。 FIG. 5 shows another embodiment of the present invention, the configuration of which is the registration register 21 in FIG.
24 into a shift register. In this case, it is always the registration register 121 that registers the contents of the check register 11 in the notification 114.
This content is transferred in the order of 1→2→3→4 by the timing output 110 every two machine cycles.
Therefore, for access, a bank registered as busy will be registered for eight machine cycles, producing the same effect as in the previous embodiment. However, since the contents are transferred sequentially, the second
The registration control circuit 13 in the figure becomes unnecessary and can be controlled only by the timing output 110.

第６図には本発明のさらに別の一実施例が示さ
れており、前記第５図の実施例に比べ、チツクレ
ジスタ１１と比較回路３１〜３４を３組持ち、要
求受け回路１０はそれぞれの要求元からの要求に
対し、要求バンクを決定して、対応する前記チエ
ツクレジスタ１１にセツトする。こうすることに
より各要求元からの要求バンクを同時にバンクビ
ジーチエツクすることが可能になり、バンクビジ
ー待ち時間を減少させることができる。前記比較
回路での検査結果は出力１４０で記憶アクセス回
路１２に入力され同時に２つ以上が検査の結果記
憶アクセス可能な場合にはその内の１つを選び前
記記憶装置５をアクセスするとともに通知１１４
で前記要求受付け回路１０に知らせられる。該要
求受付け回路１０は通知のあつた要求バンクのチ
エツクレジスタ１１に次の要求バンクをセツトす
ることは他の実施例と同様である。前記通知１１
４はまた新たに設けられた切替回路１５に送られ
処理した要求バンク情報を前記３つのチエツクレ
ジスタ１１の出力１１３の内から選び、その出力
１１５で登録レジスタ１２１にセツトするように
する。通知１１４の無いタイミングでは前記登録
レジスタ１２１にはバンク番号としてＢ＝３２を
セツトするのは他の実施例と同様である。 FIG. 6 shows yet another embodiment of the present invention, which has three sets of tick registers 11 and comparison circuits 31 to 34 compared to the embodiment shown in FIG. In response to a request from a request source, a request bank is determined and set in the corresponding check register 11. By doing so, it becomes possible to perform a bank busy check on request banks from each request source at the same time, and it is possible to reduce bank busy waiting time. The test results from the comparison circuit are input to the memory access circuit 12 through an output 140, and if two or more can be accessed at the same time as a result of the test, one of them is selected and the memory device 5 is accessed, and a notification 114 is sent.
The request acceptance circuit 10 is notified of this. Similar to other embodiments, the request receiving circuit 10 sets the next request bank in the check register 11 of the notified request bank. Said notice 11
4 also selects the processed request bank information sent to the newly provided switching circuit 15 from among the outputs 113 of the three check registers 11, and sets the output 115 in the registration register 121. At the timing when there is no notification 114, B=32 is set as the bank number in the registration register 121, as in other embodiments.

以上本発明のいくつかの実施例について図面を
参照して説明したが、本発明にけるバンクチエツ
ク周期は適用されるシステムによつて最適な値を
選択すれば良く、記憶装置へのアクセス方法やそ
のバンク数により決められるべきものであり、又
その時の登録レジスタの数とビツト数も各バンク
のサイクルタイムを保証する値に調整され、本実
施例の値に限定されるものではない。 Several embodiments of the present invention have been described above with reference to the drawings, but the bank check period in the present invention may be selected to an optimal value depending on the system to which it is applied, and the bank check period may be selected depending on the system to which the storage device is accessed. It should be determined by the number of banks, and the number of register registers and the number of bits at that time are also adjusted to values that guarantee the cycle time of each bank, and are not limited to the values of this embodiment.

発明の効果 本発明にはある周期でアクセスする１つ以上の
バンクの組を１情報として管理し、周期毎にチエ
クすることにより、バンク数が大きくなつた場合
でも単純かつ少ない金物量でビジー管理が可能な
るという効果がある。Effects of the Invention The present invention manages a set of one or more banks that are accessed at a certain period as one piece of information, and by checking them at each period, even when the number of banks increases, busy management is performed simply and with a small amount of gold objects. This has the effect of making it possible.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例を示す図、第２図、
第５図、第６図はそれぞれの実施例における記憶
制御装置の一部の詳細な構成を示す図、第３図は
本発明の一実施例の動作を説明するためのタイミ
ングチヤート、第４図は比較回路の詳細な構成を
示す図である。 第１図から第６図において、１，２……演算処
理装置、３……入出力処理装置、４……記憶制御
装置、５……記憶装置、１０……要求受付け回
路、１１……チエツクレジスタ、１２……記憶ア
クセス回路、１３……登録制御回路、５……切替
回路、２１〜２４……登録レジスタ、３１〜３４
……比較回路、５１〜５５……排他的論理和回
路、６０〜６５……否定回路、７４〜７５……論
理和回路、８０……論理積回路。 FIG. 1 is a diagram showing an embodiment of the present invention, FIG.
5 and 6 are diagrams showing the detailed configuration of a part of the storage control device in each embodiment, FIG. 3 is a timing chart for explaining the operation of one embodiment of the present invention, and FIG. 4 FIG. 2 is a diagram showing a detailed configuration of a comparison circuit. 1 to 6, 1, 2... Arithmetic processing device, 3... Input/output processing device, 4... Storage control device, 5... Storage device, 10... Request reception circuit, 11... Check Register, 12... Memory access circuit, 13... Registration control circuit, 5... Switching circuit, 21-24... Registration register, 31-34
... Comparison circuit, 51-55 ... Exclusive OR circuit, 60-65 ... NOT circuit, 74-75 ... OR circuit, 80 ... AND circuit.

Claims (1)

【特許請求の範囲】 １ それぞれ独立に動作可能な複数のバンクから
構成される記憶装置と、該記憶装置に接続され前
記バンクの１つ以上に同時にアクセスを行なう記
憶制御装置と、前記記憶装置をアクセスするため
前記記憶制御装置に対し１つ以上のバンクに対す
る要求を発生する１つ以上の処理装置とを有する
システムにおいて、 前記記憶制御装置は、 前記処理装置からの要求を処理する予め定めた
リクエスト処理の周期で、前記要求で必要とする
１つ以上のバンクの内各周期でアクセスする全バ
ンクを表わす為に、該バンクの代表バンク番号と
該バンク番号の下位ビツトをマスクすることによ
り該バンク番号を含むアクセスする全バンクを表
わすのに必要なマスク情報を要求バンク情報とし
て出力する要求処理回路と、 使用状態のバンクに該バンクのバンクサイクル
時間内に再びアクセスがされないよう、前記アク
セスにより各周期毎に使用状態となるバンク情報
を、前記バンク番号とマスク情報の組で登録保持
する、前記バンクサイクル時間と周期から決めら
れる数のバンク登録レジスタと、 前記バンク登録レジスタの各出力に接続され、
前記要求処理回路からの要求バンク情報を共通入
力とし、前記各バンク登録レジスタに登録中のバ
ンク番号と要求バンク情報のバンク番号との比較
において、それぞれのマスク情報により比較すべ
きビツトを決定して比較し、使用状態バンクと要
求バンクとで少なくとも１つ以上一致するものが
あるか否かを個々に検出する、前記バンク登録レ
ジスタと同数のバンク検出回路と、 前記バンク検出回路の検出結果により、前記記
憶装置に対するアクセスを制御するアクセス制御
回路とを備え、 前記周期毎に、該周期内で使用する全バンクに
ついて、該バンクが使用状態であるか否かをバン
ク番号とマスク情報により検出し、該バンクがす
べて使用状態でない時に該バンクに対するアクセ
スを行なうとともに、該バンク情報を前記バンク
登録レジスタの１つに登録することを特徴とする
記憶制御装置。 ２ 前記バンク登録レジスタに使用状態のバンク
情報をバンクサイクル時間以上保持するために、
前記バンク登録レジスタは前記周期毎に順次スト
ローブされ、該周期に要求バンクがすべて使用状
態でなければ該バンクに対するアクセスを行なう
とともに要求バンク情報を使用バンク情報として
該周期に対応して前記バンク登録レジスタに登録
し、該周期に要求バンクの少なくとも１つが使用
状態であれば該バンクに対するアクセスを中止し
該レジスタのバンク情報を前記検出回路の検査が
無効となるように登録するようにした特許請求の
範囲第１項の記憶制御装置。 ３ 前記バンク登録レジスタは要求バンク情報を
受付ける第１番目のレジスタから順にシフトレジ
スタ状に接続され、該内容を前記周期毎に次の段
に移すように制御され、前記第１番目のレジスタ
には、前記周期毎に要求バンクが使用状態でなけ
れば要求バンク情報を使用バンク情報として登録
し、前記周期毎に周期バンクの少なくとも１つが
使用状態であれば該レジスタのバンク情報を前記
検出回路の検査が無効となるように登録するよう
にした特許請求の範囲第１項記載の記憶制御装
置。 ４ 前記バンク登録レジスタの各出力に接続され
る前記バンク検出回路を複数組備え、前記要求処
理回路から出力される複数の要求バンク情報を同
時に検査し、検査を通過した要求の内の１つを予
め定めた優先順位に従つて選択し、該要求バンク
情報を使用状態バンク情報として登録するととも
に、前記記憶装置にアクセスをするようにした特
許請求の範囲第２項，第３項記載の記憶制御装
置。[Scope of Claims] 1. A storage device consisting of a plurality of banks that can each operate independently, a storage control device connected to the storage device and accessing one or more of the banks simultaneously, and a storage device that controls the storage device. and one or more processing units that issue requests to the storage controller for access to one or more banks, the storage controller comprising: a predetermined request for processing requests from the processing units; In order to represent all banks to be accessed in each cycle among the one or more banks required by the request in the processing cycle, the bank is accessed by masking the representative bank number of the bank and the lower bits of the bank number. a request processing circuit that outputs mask information necessary to represent all banks to be accessed including numbers as request bank information; a number of bank registration registers determined from the bank cycle time and period, which register and hold bank information that becomes in use in each cycle as a set of the bank number and mask information; and a bank registration register connected to each output of the bank registration register. ,
The request bank information from the request processing circuit is used as a common input, and in comparing the bank number registered in each bank registration register with the bank number of the request bank information, the bits to be compared are determined based on the respective mask information. a number of bank detection circuits equal to the number of bank registration registers, each of which compares and individually detects whether there is at least one match between the used bank and the requested bank; and the detection result of the bank detection circuit; an access control circuit that controls access to the storage device, and detects, for each cycle, whether or not all banks used within the cycle are in use, based on bank numbers and mask information; A storage control device characterized in that the bank is accessed when all the banks are not in use, and the bank information is registered in one of the bank registration registers. 2. In order to hold the bank information in use state in the bank registration register for a period longer than the bank cycle time,
The bank registration register is sequentially strobed in each cycle, and if all requested banks are not in use in the cycle, the bank is accessed, and the bank registration register is stored in the bank registration register corresponding to the cycle using the requested bank information as used bank information. , and if at least one of the requested banks is in use during the period, access to the bank is stopped and the bank information in the register is registered so that the test by the detection circuit is invalidated. Storage control device in scope 1. 3. The bank registration registers are connected like a shift register in order from the first register that receives requested bank information, and are controlled to move the contents to the next stage at each cycle, and the first register has the following information: , if the requested bank is not in use for each cycle, the requested bank information is registered as used bank information, and if at least one of the periodic banks is in use for each cycle, the bank information of the register is checked by the detection circuit. 2. The storage control device according to claim 1, wherein the storage control device is configured to register such that the information is invalidated. 4 A plurality of sets of the bank detection circuits are connected to each output of the bank registration register, and the plurality of request bank information outputted from the request processing circuit are simultaneously inspected, and one of the requests passing the inspection is selected. Storage control according to claims 2 and 3, wherein the requested bank information is selected according to a predetermined priority order, the requested bank information is registered as usage state bank information, and the storage device is accessed. Device.