JPH0348951A - アドレスモニタ装置 - Google Patents
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- JPH0348951A JPH0348951A JP1183642A JP18364289A JPH0348951A JP H0348951 A JPH0348951 A JP H0348951A JP 1183642 A JP1183642 A JP 1183642A JP 18364289 A JP18364289 A JP 18364289A JP H0348951 A JPH0348951 A JP H0348951A
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- 230000000873 masking effect Effects 0.000 claims abstract description 10
- 238000012806 monitoring device Methods 0.000 claims description 9
- 238000012544 monitoring process Methods 0.000 claims 1
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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-
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
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- G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
外部デバイスの主メモリへの書き込みを監視してタグ情
報を無効化するアドレスモニタ装置に関し、 ブロック転送処理時においても主メモリとキャッシュメ
モリとの不一致を生じさせないようにすることを目的と
し、 外部デバイスによる主メモリへの書き込みを監視し、キ
ャシュメモリに保持しているデータのアドレスに対する
書き込みを検出したとき、該キャシュメモリに保持して
いるアドレスデータを無効化するアドレスモニタ装置で
あって、前記外部デバイスにより主メモリへ書き込まれ
たデータのアドレスと前記キャシュメモリに保持してい
るデータのアドレスとを比較するアドレス比較手段と、
該アドレス比較手段による比較結果の所定ビットだけマ
スクするマスク手段とを具備するように構成する。
報を無効化するアドレスモニタ装置に関し、 ブロック転送処理時においても主メモリとキャッシュメ
モリとの不一致を生じさせないようにすることを目的と
し、 外部デバイスによる主メモリへの書き込みを監視し、キ
ャシュメモリに保持しているデータのアドレスに対する
書き込みを検出したとき、該キャシュメモリに保持して
いるアドレスデータを無効化するアドレスモニタ装置で
あって、前記外部デバイスにより主メモリへ書き込まれ
たデータのアドレスと前記キャシュメモリに保持してい
るデータのアドレスとを比較するアドレス比較手段と、
該アドレス比較手段による比較結果の所定ビットだけマ
スクするマスク手段とを具備するように構成する。
Ｃ産業上の利用分野〕
本発明は、キャッシュメモリシステムに関し、特に、外
部デバイスの主メモリへの書き込みを監視してタグ情報
を無効化するアドレスモニタ装置に関する。
部デバイスの主メモリへの書き込みを監視してタグ情報
を無効化するアドレスモニタ装置に関する。
従来のアドレスモニタ装置においては、アドレスと書き
込み指示信号を監視し、記憶しているタグメモリ内のア
ドレスと書き込みが行われたアドレスとが一致した場合
にタグメモリの情報を無効化するようになされている。
込み指示信号を監視し、記憶しているタグメモリ内のア
ドレスと書き込みが行われたアドレスとが一致した場合
にタグメモリの情報を無効化するようになされている。
第５図はアドレスモニタ装置が適用されるコンピュータ
システムの一例を示すブロック図である。
システムの一例を示すブロック図である。
同図のコンピュータシステムは、バス線ＢＳを介して主
メモリＭに書き込みを行うことができるバスマスタが複
数存在するものを示し、具体的に、ＣＰＵ１．ＣＰＵ２
およびＤＭＡＣのそれぞれが主メモリＭに対して書き込
みを行うことができるコンピュータシステムを示すもの
である。
メモリＭに書き込みを行うことができるバスマスタが複
数存在するものを示し、具体的に、ＣＰＵ１．ＣＰＵ２
およびＤＭＡＣのそれぞれが主メモリＭに対して書き込
みを行うことができるコンピュータシステムを示すもの
である。
第５図に示すようなコンピュータシステムにおいて、例
えば、ＣＰＵＩのキャッシュメモリに書き込まれている
のと同じアドレスのデータが口ＭＡＣによるデータ転送
で書き換えられたとき、キャッシュメモリの内容を無効
化するか書き直すかしなければ、ＣＰｔ１ｌのキャッシ
ュメモリに書き込まれているデータと主メモリＭにおけ
るデータ内容との不一致が生じることになる。この主メ
モリとキャシュメモリ（例えば、ＣＰＵＩのキャッシュ
メモリ）とのデータの不一致は、ブロック転送処理時に
おいても防止しなければならない。
えば、ＣＰＵＩのキャッシュメモリに書き込まれている
のと同じアドレスのデータが口ＭＡＣによるデータ転送
で書き換えられたとき、キャッシュメモリの内容を無効
化するか書き直すかしなければ、ＣＰｔ１ｌのキャッシ
ュメモリに書き込まれているデータと主メモリＭにおけ
るデータ内容との不一致が生じることになる。この主メ
モリとキャシュメモリ（例えば、ＣＰＵＩのキャッシュ
メモリ）とのデータの不一致は、ブロック転送処理時に
おいても防止しなければならない。
第６図は従来のアドレスモニタ装置の一例を示す回路図
である。同図に示されるように、従来のアドレスモニタ
装置は、複数のＥＮＯＲゲート１０２−２〜１０２−１
５および該ＥＮＯＲゲート１０２−２〜１０２−１５の
出力および主メモリＭへの書き込みタイミング信号ＷＴ
が供給されたへＮＤゲー） １０５を備えている。各Ｅ
ＮＯＲゲー） １０２−２〜１０２−１５には、キャシ
ュメモリ（例えば、ＣＰＵＩのキャシュメモリ）のデー
タに対応してタグメモリ１０１に保持されているアドレ
ス２〜１５および他のバスマスク（例えば、他のＣＰＵ
２やＤＭＡＣ）による主メモリＭのアクセスアドレス旧
２〜ＭＡ１５が供給されている。
である。同図に示されるように、従来のアドレスモニタ
装置は、複数のＥＮＯＲゲート１０２−２〜１０２−１
５および該ＥＮＯＲゲート１０２−２〜１０２−１５の
出力および主メモリＭへの書き込みタイミング信号ＷＴ
が供給されたへＮＤゲー） １０５を備えている。各Ｅ
ＮＯＲゲー） １０２−２〜１０２−１５には、キャシ
ュメモリ（例えば、ＣＰＵＩのキャシュメモリ）のデー
タに対応してタグメモリ１０１に保持されているアドレ
ス２〜１５および他のバスマスク（例えば、他のＣＰＵ
２やＤＭＡＣ）による主メモリＭのアクセスアドレス旧
２〜ＭＡ１５が供給されている。
アドレス２〜１５と対応する主メモリＭのアクセスアド
レスＭＡ２〜ＭＡ１５とが一致すると、各ＥＮＯＩＩＩ
ゲート１０２−２〜１０２−１５は、高レベル信号をＡ
ＮＤゲー目０５に供給し、タイミング信号ＷＴを含むＡ
ＮＤゲート１０５の全ての入力信号が高レベルのとき、
ＡＮＤゲート１０５は高レベルのＶＣＬＲ信号を出力し
てタグメモリ１０１の有効ビット（バリッドピット）を
無効化する。ここで、比較の対象となるアドレスの範囲
はタグメモリに記憶された１語ないしｌラインを表現す
るアドレスである。
レスＭＡ２〜ＭＡ１５とが一致すると、各ＥＮＯＩＩＩ
ゲート１０２−２〜１０２−１５は、高レベル信号をＡ
ＮＤゲー目０５に供給し、タイミング信号ＷＴを含むＡ
ＮＤゲート１０５の全ての入力信号が高レベルのとき、
ＡＮＤゲート１０５は高レベルのＶＣＬＲ信号を出力し
てタグメモリ１０１の有効ビット（バリッドピット）を
無効化する。ここで、比較の対象となるアドレスの範囲
はタグメモリに記憶された１語ないしｌラインを表現す
るアドレスである。
上述した従来のアドレスモニタ装置は、アドレス単位ご
との転送の場合には問題はないが、先頭アドレスのみを
供給し、続くアドレスは主メモリ側でインクリメントす
ることによって成るアドレス範囲のデータ転送（四き換
え）を連続的に行うブロック転送の場合には、主メモリ
内のデータとキャシュメモリ内のデータとが一致しない
場合が生じる危険がある。
との転送の場合には問題はないが、先頭アドレスのみを
供給し、続くアドレスは主メモリ側でインクリメントす
ることによって成るアドレス範囲のデータ転送（四き換
え）を連続的に行うブロック転送の場合には、主メモリ
内のデータとキャシュメモリ内のデータとが一致しない
場合が生じる危険がある。
第７図はブロック転送処理を説明するためのタイムチャ
ートである。同図に示されるように、ブロック転送の場
合、アドレスＡは先頭のアドレスが指定され、リード・
ライト信号Ｒ／Ｗ”が低レベルとなり、アドレス・スト
ローブ信号ＡＳ”が低レベルとなると、データ転送が開
始される。すなわち、データ・ストローブ信号Ｏ５９お
よびデータ・コンプリート信号ＤＣ“が順次応答（シェ
ークハンド）して出力され、各アドレスデータが順次イ
ンクリメントして転送される。すなわち、ブロック転送
においては、先頭アドレスだけが供給され、続くアドレ
スは主メモリＭ側で順次インクリメントすることによっ
て所定のアドレス範囲のデータ転送が連続的に行われる
ようになされている。
ートである。同図に示されるように、ブロック転送の場
合、アドレスＡは先頭のアドレスが指定され、リード・
ライト信号Ｒ／Ｗ”が低レベルとなり、アドレス・スト
ローブ信号ＡＳ”が低レベルとなると、データ転送が開
始される。すなわち、データ・ストローブ信号Ｏ５９お
よびデータ・コンプリート信号ＤＣ“が順次応答（シェ
ークハンド）して出力され、各アドレスデータが順次イ
ンクリメントして転送される。すなわち、ブロック転送
においては、先頭アドレスだけが供給され、続くアドレ
スは主メモリＭ側で順次インクリメントすることによっ
て所定のアドレス範囲のデータ転送が連続的に行われる
ようになされている。
従って、このブロック転送の場合には、実際に書き込み
が行われるアドレスとアドレスバスＯ５上に出力されて
いるアドレスが一致していないため、例えば、第６図に
示すような従来のアドレスモニタ装置では主メモリに記
憶されているデータとキャッシュメモリに保持されてい
るデータとの間で不一致が生じる危険がある。
が行われるアドレスとアドレスバスＯ５上に出力されて
いるアドレスが一致していないため、例えば、第６図に
示すような従来のアドレスモニタ装置では主メモリに記
憶されているデータとキャッシュメモリに保持されてい
るデータとの間で不一致が生じる危険がある。
本発明は、上述した従来のアドレスモニタ装置が有する
課題に鑑み、ブロック転送処理時においても主メモリと
キャッシュメモリとの不一致を生じさせないようにする
ことを目的とする。
課題に鑑み、ブロック転送処理時においても主メモリと
キャッシュメモリとの不一致を生じさせないようにする
ことを目的とする。
第１図は本発明に係るアドレスモニタ装置の原理を示す
ブロック図である。
ブロック図である。
本発明によれば、外部デバイスによる主メモリへの書き
込みを監視し、キャシュメモリに保持しているデータの
アドレスに対する書き込みを検出したとき、該キャシュ
メモリに保持しているアドレスデータを無効化するアド
レスモニタ装置であって、前記外部デバイスにより主メ
モリへ書き込まれたデータのアドレスと前記キャシュメ
モリに保持しているデータのアドレスとを比較するアド
レス比較手段２と、該アドレス比較手段２による比較結
果の所定ビットだけマスクするマスク手段３とを具備す
るアドレスモニタ装置が提供される。
込みを監視し、キャシュメモリに保持しているデータの
アドレスに対する書き込みを検出したとき、該キャシュ
メモリに保持しているアドレスデータを無効化するアド
レスモニタ装置であって、前記外部デバイスにより主メ
モリへ書き込まれたデータのアドレスと前記キャシュメ
モリに保持しているデータのアドレスとを比較するアド
レス比較手段２と、該アドレス比較手段２による比較結
果の所定ビットだけマスクするマスク手段３とを具備す
るアドレスモニタ装置が提供される。
上述した構成を有する本発明のアドレスモニタ装置によ
れば、アドレス比較手段２により、外部デバイスにより
主メモリへ書き込まれたデータのアドレスとキャシュメ
モリに保持しているデータのアドレスとが比較され、そ
して、マスク手段３により、アドレス比較手段２による
比較結果の所定ビットだけがマスクされる。
れば、アドレス比較手段２により、外部デバイスにより
主メモリへ書き込まれたデータのアドレスとキャシュメ
モリに保持しているデータのアドレスとが比較され、そ
して、マスク手段３により、アドレス比較手段２による
比較結果の所定ビットだけがマスクされる。
これによって、先頭アドレスだけが供給され、続くアド
レスは主メモリ側で順次インクリメントさせて所定のア
ドレス範囲のデータ転送を連続的に行うブロック転送に
おいても、インクリメントされるアドレスに対応する所
定ビットをマスクすることにより、主メモリとキャッシ
ュメモリとのデータが不一致となるような場合には、タ
グメモリの有効ビットを無効化することができる。すな
わち、ブロック転送処理時においても主メモリとキャッ
シュメモリとの不一致を生じさせないようにすることが
できる。
レスは主メモリ側で順次インクリメントさせて所定のア
ドレス範囲のデータ転送を連続的に行うブロック転送に
おいても、インクリメントされるアドレスに対応する所
定ビットをマスクすることにより、主メモリとキャッシ
ュメモリとのデータが不一致となるような場合には、タ
グメモリの有効ビットを無効化することができる。すな
わち、ブロック転送処理時においても主メモリとキャッ
シュメモリとの不一致を生じさせないようにすることが
できる。
以下、図面を参照して本発明に係るアドレスモニタ装置
の実施例を説明する。
の実施例を説明する。
第２図は本発明のアドレスモニタ装置の一実施例を示す
回路図である。同図に示されるように、本実施例のアド
レスモニタ装置は、複数のＥＮＯＲゲ−４２−２〜２−
１５． ＡＮＤゲート５．４−１およびＯＲゲート３−
２．３−３．３−４．４−２を備えている。また、同図
中、１はキャッシュメモリに記憶されているデータのア
ドレスとデータの有効性を示す有効ビットを記憶するタ
グメモリであり、メモリアクセス要求があると、図示さ
れない手段によって、要求アドレスと記憶されているア
ドレスとを比較し、アドレスが一致しかつ有効ビットが
有効を示すとき、キャッシュメモリの内容を供給するよ
うにして使用されるものである。
回路図である。同図に示されるように、本実施例のアド
レスモニタ装置は、複数のＥＮＯＲゲ−４２−２〜２−
１５． ＡＮＤゲート５．４−１およびＯＲゲート３−
２．３−３．３−４．４−２を備えている。また、同図
中、１はキャッシュメモリに記憶されているデータのア
ドレスとデータの有効性を示す有効ビットを記憶するタ
グメモリであり、メモリアクセス要求があると、図示さ
れない手段によって、要求アドレスと記憶されているア
ドレスとを比較し、アドレスが一致しかつ有効ビットが
有効を示すとき、キャッシュメモリの内容を供給するよ
うにして使用されるものである。
各１！ＮＯＲゲート２〜２〜２−１５には、キャシュメ
モリ（例えば、第５図中のＣＰＵＩのキャシュメモリ）
のデータに対応してタグメモリ１に保持されているアド
レス２〜１５および他のバスマスク（例えば、他のＣＰ
Ｕ２やＤＭＡＣ）による主メモリＭのアクセスアドレス
ＭＡ２〜Ｍへ１５が供給され、該タグメモリ１に保持さ
れているアドレス２〜１５と他のバスマスクにより主メ
モリＭのアクセスが行われたアドレスとが比較される。
モリ（例えば、第５図中のＣＰＵＩのキャシュメモリ）
のデータに対応してタグメモリ１に保持されているアド
レス２〜１５および他のバスマスク（例えば、他のＣＰ
Ｕ２やＤＭＡＣ）による主メモリＭのアクセスアドレス
ＭＡ２〜Ｍへ１５が供給され、該タグメモリ１に保持さ
れているアドレス２〜１５と他のバスマスクにより主メ
モリＭのアクセスが行われたアドレスとが比較される。
ＡＮＤゲート４−１およびＯＲゲート４−２の各入力に
は、マスク制御信号８ＳＯ，ＢＳＩがそれぞれ供給され
、ＡＮＤゲート４−１の出力はＯＲゲート３−２の一方
の入力へ、そして、ＯＲゲート４−２の出力はＯＲゲー
ト３−４の一方の入力へ供給されている。また、マスク
制御信号ＢＳＩは、ＯＲゲート３−３の一方の入力へ供
給されている。ここで、ＯＲゲート３−２．３−３ 、
３−４の他方の入力には、ＥＮＯＲゲート２−２．２−
３．２−４の出力が供給されている。
は、マスク制御信号８ＳＯ，ＢＳＩがそれぞれ供給され
、ＡＮＤゲート４−１の出力はＯＲゲート３−２の一方
の入力へ、そして、ＯＲゲート４−２の出力はＯＲゲー
ト３−４の一方の入力へ供給されている。また、マスク
制御信号ＢＳＩは、ＯＲゲート３−３の一方の入力へ供
給されている。ここで、ＯＲゲート３−２．３−３ 、
３−４の他方の入力には、ＥＮＯＲゲート２−２．２−
３．２−４の出力が供給されている。
ＡＮＤゲート５には、ＯＲゲート３−２．３〜３．３−
４の出力１複数のＥＮＯＲゲート２−５〜２−１５の出
力および主メモリＭへの書き込みタイミング信号ＷＴが
供給されている。アドレス２〜１５と対応する主メモリ
のアクセスアドレスＭＡ２〜ＭＡ１５とが一致すると、
各ＥＮＯＲゲート２−５〜２−１５は、高レベル信号を
ＡＮＤゲート５の入力へに供給し、これによりＡＮＤゲ
ート５は高レベルのＶＣＬＲ信号を出力して、タグメモ
リ１の有効ビットを無効化する。ここで、各信号のレベ
ルおよび論理ゲート等は、様々に変化させることができ
るのはもちろんである。
４の出力１複数のＥＮＯＲゲート２−５〜２−１５の出
力および主メモリＭへの書き込みタイミング信号ＷＴが
供給されている。アドレス２〜１５と対応する主メモリ
のアクセスアドレスＭＡ２〜ＭＡ１５とが一致すると、
各ＥＮＯＲゲート２−５〜２−１５は、高レベル信号を
ＡＮＤゲート５の入力へに供給し、これによりＡＮＤゲ
ート５は高レベルのＶＣＬＲ信号を出力して、タグメモ
リ１の有効ビットを無効化する。ここで、各信号のレベ
ルおよび論理ゲート等は、様々に変化させることができ
るのはもちろんである。
ＯＲゲート３−２．３−３．３−４は、マスクを必要と
するアドレス２，３．４に対応して設けられ、これらＯ
Ｒゲ−）３−２．３−３．３−４は、マスク制御信号Ｂ
ＳＯ，ＢＳ１により出力レベルが制御されるようになさ
れている。
するアドレス２，３．４に対応して設けられ、これらＯ
Ｒゲ−）３−２．３−３．３−４は、マスク制御信号Ｂ
ＳＯ，ＢＳ１により出力レベルが制御されるようになさ
れている。
具体的に、マスク制御信号ＢＳＯ，ＢＳＩが（０，０）
ｊ（１，０）。
ｊ（１，０）。
（０，１） 、 （１，ｌ）のとき、ＯＲゲー１−３−
２ 、３−３ 、３−４の出力が（０，０，０）、（０
，０，１）、（０，１，１）、（１，１，１）となる。
２ 、３−３ 、３−４の出力が（０，０，０）、（０
，０，１）、（０，１，１）、（１，１，１）となる。
ここで、ＯＲゲート３−２．３−３．３−４の出力が“
０′のときは、ＥＮＯＲゲート２−２．２−３．２−４
の出力レベルがそのままＯＲゲート３−２．３−３．３
−４から出力されることを意味する。
０′のときは、ＥＮＯＲゲート２−２．２−３．２−４
の出力レベルがそのままＯＲゲート３−２．３−３．３
−４から出力されることを意味する。
第３図は第２図のアドレスモニタ装置の動作を説明する
ためのタイムチャートである。同図に示されるように、
例えば、他のＣＰＵやＤＭＡＣによるメモリの書き込み
が行われる場合、アドレスＡが指定され、リード・ライ
ト信号Ｒ／Ｗ”が低レベルとなり、アドレス・ストロー
ブ信号ＡＳ”が低レベルとなると、データ転送が開始さ
れる。さらに、データ・ストローブ信号Ｏ３８が低レベ
ルとなってデータの転送が行われ、その後、データ転送
が終了すると、データ・コンプリート信号ＤＣ”が低レ
ベルとなる。ところで、ブロック転送においては、第７
図に示されるように、先頭アドレスだけが供給され、続
くアドレスは主メモリ側で順次インクリメントすること
によって所定のアドレス範囲のデータ転送が連続的に行
われるが、第２図のアドレスモニタ装置においては、マ
スク制御信号ＢＳＯ，ＢＳＩを（０，０）、（１，０）
、（０，１）、（１，１）と指定することによって、Ｅ
ＮＯＲゲー）２−２．２−３．２−４の出力レベルに係
わらず、すなわち、タグメモリ１に保持されているアド
レス２〜４と他のバスマスクにより主メモリＭの書き込
みが行われたアドレスＭＡ２〜ＭＡ４との比較結果に係
わらず、ＯＲゲート３＝２゜３−３．３−４の出力は、
マスク制御信号ＢＳＯ，ＢＳＩのレベルに応じて（０，
０，０）、（０，０，１）、（０，１，１）、（１，１
，１）とされる、ここで、ＯＲゲート３−２．３−３．
３−４の出力が“０”のときは、ＥＮＯＲゲート２−２
．２−３．２−４の出力レベルがそのままＯＲゲート３
−２．３−３．３−４から出力されることを意味するの
は前述した通りである。
ためのタイムチャートである。同図に示されるように、
例えば、他のＣＰＵやＤＭＡＣによるメモリの書き込み
が行われる場合、アドレスＡが指定され、リード・ライ
ト信号Ｒ／Ｗ”が低レベルとなり、アドレス・ストロー
ブ信号ＡＳ”が低レベルとなると、データ転送が開始さ
れる。さらに、データ・ストローブ信号Ｏ３８が低レベ
ルとなってデータの転送が行われ、その後、データ転送
が終了すると、データ・コンプリート信号ＤＣ”が低レ
ベルとなる。ところで、ブロック転送においては、第７
図に示されるように、先頭アドレスだけが供給され、続
くアドレスは主メモリ側で順次インクリメントすること
によって所定のアドレス範囲のデータ転送が連続的に行
われるが、第２図のアドレスモニタ装置においては、マ
スク制御信号ＢＳＯ，ＢＳＩを（０，０）、（１，０）
、（０，１）、（１，１）と指定することによって、Ｅ
ＮＯＲゲー）２−２．２−３．２−４の出力レベルに係
わらず、すなわち、タグメモリ１に保持されているアド
レス２〜４と他のバスマスクにより主メモリＭの書き込
みが行われたアドレスＭＡ２〜ＭＡ４との比較結果に係
わらず、ＯＲゲート３＝２゜３−３．３−４の出力は、
マスク制御信号ＢＳＯ，ＢＳＩのレベルに応じて（０，
０，０）、（０，０，１）、（０，１，１）、（１，１
，１）とされる、ここで、ＯＲゲート３−２．３−３．
３−４の出力が“０”のときは、ＥＮＯＲゲート２−２
．２−３．２−４の出力レベルがそのままＯＲゲート３
−２．３−３．３−４から出力されることを意味するの
は前述した通りである。
この結果、タグメモリ１に保持されたアドレスの所定ビ
ットをマスクしたものとバスマスタにより主メモリＭの
書き込みが行われたアドレスとが一致するとされると、
第３図に示されるように、主メモリＭへの書き込みタイ
ミング信号灯のタイミングでＡＮＤゲート５は高レベル
信号のＶＣＬＲ信号が出力して、タグメモリ１の有効ビ
ットを無効化することになる。
ットをマスクしたものとバスマスタにより主メモリＭの
書き込みが行われたアドレスとが一致するとされると、
第３図に示されるように、主メモリＭへの書き込みタイ
ミング信号灯のタイミングでＡＮＤゲート５は高レベル
信号のＶＣＬＲ信号が出力して、タグメモリ１の有効ビ
ットを無効化することになる。
このように、本実施例のアドレスモニタ装置は、ＯＲゲ
ー） ３−２．３−３．３−４によって、比較するアド
レスの所定ビットがマスクされる。具体的に、マスク制
御信号ＢＳＯ，ＢＳＩが（０，０）のとき、１５〜２ビ
ツトで表現されるアドレスの単位（バイトアドレスなら
ば４バイト単位）で、また、マスク制御信号ＢＳＯ，Ｂ
ＳＩが（１，１）のとき、１５〜５ビツトで表現される
アドレスの単位（同じ＜３２バイト単位）での比較が行
われる。これによって、マスク制御信号ＢＳＯ，ＢＳＩ
が（１，１）のときには、タグメモリエに記憶されるア
ドレスの単位よりも大きな単位でのアドレスの比較が行
われることとなり、先頭アドレスのみが供給され、続く
アドレスを主メモリ側でインクリメントして連続的な転
送を行うブロック転送のように、実際に書き込みが行わ
れたアドレスと供給されているアドレスにある範囲内で
の羞がある場合でも主メモリ上のデータとキャッシュメ
モリ上のデータとの不一致を防ぐことができる。
ー） ３−２．３−３．３−４によって、比較するアド
レスの所定ビットがマスクされる。具体的に、マスク制
御信号ＢＳＯ，ＢＳＩが（０，０）のとき、１５〜２ビ
ツトで表現されるアドレスの単位（バイトアドレスなら
ば４バイト単位）で、また、マスク制御信号ＢＳＯ，Ｂ
ＳＩが（１，１）のとき、１５〜５ビツトで表現される
アドレスの単位（同じ＜３２バイト単位）での比較が行
われる。これによって、マスク制御信号ＢＳＯ，ＢＳＩ
が（１，１）のときには、タグメモリエに記憶されるア
ドレスの単位よりも大きな単位でのアドレスの比較が行
われることとなり、先頭アドレスのみが供給され、続く
アドレスを主メモリ側でインクリメントして連続的な転
送を行うブロック転送のように、実際に書き込みが行わ
れたアドレスと供給されているアドレスにある範囲内で
の羞がある場合でも主メモリ上のデータとキャッシュメ
モリ上のデータとの不一致を防ぐことができる。
ここで、マスク制御信号ＢＳＯ，ＢＳＩが（０，１）の
場合には、１５〜３ビツトで表現されるアドレスの単位
で比較が行われ、マスク制御信号ＢＳＯ，ＢＳＩが（１
，０）の場合には、１５〜４ビツトで表現されるアドレ
スの単位で比較が行われることになる。また、マスク制
御信号ＢＳＯ，ＢＳＩは、外部端子からのレベル入力で
もよく、内部に設けたレジスタの出力であってもよい。
場合には、１５〜３ビツトで表現されるアドレスの単位
で比較が行われ、マスク制御信号ＢＳＯ，ＢＳＩが（１
，０）の場合には、１５〜４ビツトで表現されるアドレ
スの単位で比較が行われることになる。また、マスク制
御信号ＢＳＯ，ＢＳＩは、外部端子からのレベル入力で
もよく、内部に設けたレジスタの出力であってもよい。
第４図は本発明のアドレスモニタ装置の他の実施例を示
す回路図である。同図に示されるアドレスモニタ装置の
実施例は、第２図のアドレスモニタ装置においてマスク
制御信号ＢＳＯ，ＢＳＩおよびＡＮＤゲート４−１．Ｏ
Ｒゲート４−２を使用して行ったマスクアドレスの制御
を、専用に設けたレジスタ６に設定したデータで直接行
うようにしたものである。すなわち、マスクを必要とす
るアドレスには、高レベルを設定しておき、この高レベ
ルの信号をＯＲゲート３−２〜３−６に供給することに
より所定ビットのマスクを行うようにしたものである。
す回路図である。同図に示されるアドレスモニタ装置の
実施例は、第２図のアドレスモニタ装置においてマスク
制御信号ＢＳＯ，ＢＳＩおよびＡＮＤゲート４−１．Ｏ
Ｒゲート４−２を使用して行ったマスクアドレスの制御
を、専用に設けたレジスタ６に設定したデータで直接行
うようにしたものである。すなわち、マスクを必要とす
るアドレスには、高レベルを設定しておき、この高レベ
ルの信号をＯＲゲート３−２〜３−６に供給することに
より所定ビットのマスクを行うようにしたものである。
以上、詳述したように、本発明に係るアドレスモニタ装
置は、外部デバイスにより主メモリへ書き込まれたデー
タのアドレスとキャシュメモリに保持しているデータの
アドレスとを比較し、その比較結果の所定ビットだけを
マスクすることによって、ブロック転送処理時において
も主メモリとキャッシュメモリとの不一致を生じさせな
いようにすることができる。
置は、外部デバイスにより主メモリへ書き込まれたデー
タのアドレスとキャシュメモリに保持しているデータの
アドレスとを比較し、その比較結果の所定ビットだけを
マスクすることによって、ブロック転送処理時において
も主メモリとキャッシュメモリとの不一致を生じさせな
いようにすることができる。
第１図は本発明に係るアドレスモニタ装置の原理を示す
ブロック図、 第２図は本発明のアドレスモニタ装置の一実施例を示す
回路図、 第３図は第２図のアドレスモニタ装置の動作を説明する
ためのタイムチャート、 第４図は本発明のアドレスモニタ装置の他の実施例を示
す回路図、 第５図はアドレスモニタ装置が適用されるコンピュータ
システムの一例を示すブロック図、第６図は従来のアド
レスモニタ装置の一例を示す回路図、 第７図はブロック転送処理を説明するためのタイムチャ
ートである。 （符号の説明） ｌ・・・タグメモリ、 ２−２〜２−１５ ・・・ ＥＮＯＲゲート、３−２〜
３−１５．４−２ ・・・ ＯＲゲート、４−１．５
・・・ ＡＮＤゲート、６・・・マスク指定用レジ
スタ、 ＢＳＯ，ＢＳＩ・・・マスク制御信号。
ブロック図、 第２図は本発明のアドレスモニタ装置の一実施例を示す
回路図、 第３図は第２図のアドレスモニタ装置の動作を説明する
ためのタイムチャート、 第４図は本発明のアドレスモニタ装置の他の実施例を示
す回路図、 第５図はアドレスモニタ装置が適用されるコンピュータ
システムの一例を示すブロック図、第６図は従来のアド
レスモニタ装置の一例を示す回路図、 第７図はブロック転送処理を説明するためのタイムチャ
ートである。 （符号の説明） ｌ・・・タグメモリ、 ２−２〜２−１５ ・・・ ＥＮＯＲゲート、３−２〜
３−１５．４−２ ・・・ ＯＲゲート、４−１．５
・・・ ＡＮＤゲート、６・・・マスク指定用レジ
スタ、 ＢＳＯ，ＢＳＩ・・・マスク制御信号。
Claims (1)
- 【特許請求の範囲】 １、外部デバイスによる主メモリへの書き込みを監視し
、キャシュメモリに保持しているデータのアドレスに対
する書き込みを検出したとき、該キャシュメモリに保持
しているアドレスデータを無効化するアドレスモニタ装
置であって、 前記外部デバイスにより主メモリへ書き込まれたデータ
のアドレスと前記キャシュメモリに保持しているデータ
のアドレスとを比較するアドレス比較手段（２）と、 該アドレス比較手段による比較結果の所定ビットだけマ
スクするマスク手段（３）とを具備するアドレスモニタ
装置。 ２、前記アドレスモニタ装置は、前記マスク手段でマス
クされる所定ビットを指定するマスクビット指定手段（
４）をさらに具備する請求項第１項に記載のアドレスモ
ニタ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183642A JPH0348951A (ja) | 1989-07-18 | 1989-07-18 | アドレスモニタ装置 |
| EP19900307794 EP0409556A3 (en) | 1989-07-18 | 1990-07-17 | Data processing device for preventing inconsistency of data stored in main memory and cache memory |
| KR1019900010843A KR920008428B1 (ko) | 1989-07-18 | 1990-07-18 | 메인 메모리와 캐시 메모리내에 기억된 데이타의 불일치를 방지하는 데이타 처리장치 |
| US08/108,284 US5379402A (en) | 1989-07-18 | 1993-08-19 | Data processing device for preventing inconsistency of data stored in main memory and cache memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183642A JPH0348951A (ja) | 1989-07-18 | 1989-07-18 | アドレスモニタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0348951A true JPH0348951A (ja) | 1991-03-01 |
Family
ID=16139363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1183642A Pending JPH0348951A (ja) | 1989-07-18 | 1989-07-18 | アドレスモニタ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5379402A (ja) |
| EP (1) | EP0409556A3 (ja) |
| JP (1) | JPH0348951A (ja) |
| KR (1) | KR920008428B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5378269A (en) * | 1993-12-29 | 1995-01-03 | Scitex Digital Printing, Inc. | Recording liquids for ink-jet recording |
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| JP2005209163A (ja) * | 2003-12-22 | 2005-08-04 | Matsushita Electric Ind Co Ltd | メモリシステム制御方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5509122A (en) * | 1992-02-20 | 1996-04-16 | International Business Machines Corporation | Configurable, recoverable parallel bus |
| US5724549A (en) * | 1992-04-06 | 1998-03-03 | Cyrix Corporation | Cache coherency without bus master arbitration signals |
| US5749092A (en) * | 1993-03-18 | 1998-05-05 | Intel Corporation | Method and apparatus for using a direct memory access unit and a data cache unit in a microprocessor |
| US5526512A (en) * | 1993-09-20 | 1996-06-11 | International Business Machines Corporation | Dynamic management of snoop granularity for a coherent asynchronous DMA cache |
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| CN1332319C (zh) * | 2003-12-22 | 2007-08-15 | 松下电器产业株式会社 | 存储***控制方法 |
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| EP3435586B1 (en) * | 2017-07-25 | 2019-08-07 | Intrinsic ID B.V. | Method to reduce aging of a cache memory |
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-
1989
- 1989-07-18 JP JP1183642A patent/JPH0348951A/ja active Pending
-
1990
- 1990-07-17 EP EP19900307794 patent/EP0409556A3/en not_active Withdrawn
- 1990-07-18 KR KR1019900010843A patent/KR920008428B1/ko not_active IP Right Cessation
-
1993
- 1993-08-19 US US08/108,284 patent/US5379402A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| KR910003499A (ko) | 1991-02-27 |
| EP0409556A2 (en) | 1991-01-23 |
| EP0409556A3 (en) | 1992-06-03 |
| US5379402A (en) | 1995-01-03 |
| KR920008428B1 (ko) | 1992-09-28 |
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