JPH01307849A - データアクセス装置 - Google Patents
データアクセス装置Info
- Publication number
- JPH01307849A JPH01307849A JP63139724A JP13972488A JPH01307849A JP H01307849 A JPH01307849 A JP H01307849A JP 63139724 A JP63139724 A JP 63139724A JP 13972488 A JP13972488 A JP 13972488A JP H01307849 A JPH01307849 A JP H01307849A
- Authority
- JP
- Japan
- Prior art keywords
- access
- data
- address
- block
- registers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000694 effects Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 241000282326 Felis catus Species 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[目次]
概要
産業上の利用分野
従来の技術(第3図)
発明が解決しようとする課題
課題を解決するた島の手段
作用
実施例
一実施例(第1.2図)
拡張
発明の効果
[概要]
キャッンユメモリ及び主メモリに対しデータアクセスを
行うデータアクセス装置に関し、先行するアクセスアド
レスと後続するアクセスアドレスとがキャッシュメモリ
ーヒの同一ブロックに属し、かつ、先行するアクセスが
キャッシュミスヒツトを生じた場合、後続するアクセス
を早期に行うことによりアクセスタイムを短縮化するこ
とを目的とし、 アクセスアドレスが順次書き込まれる第1及び第2のア
ドレスレジスタと、該第1及び第2のアドレスレジスタ
に格納されている両アクセスアドレスがキャッシュメモ
リ上の同一ブロックに属するかどうかを判定するブロッ
ク一致判定手段と、該第1及び第2のアドレスレジスタ
に格納されているアクセスアドレスのデータがそれぞれ
書き込まれる第1及び第2のデータレジスタと、該アド
レスレジスタの一方に格納されている先行するアクセス
アドレスについてキャッシュミスが生じ、かつ、該ブロ
ック一致判定手段により同一ブロックに属すると判定さ
れた場合には、主メモリからキャッンユメモリへデータ
がブロック転送される際に、該両アクセスアドレスのデ
ータを該第1及び第2のデータレジスタへも転送する制
御手段とを備えて構成する。
行うデータアクセス装置に関し、先行するアクセスアド
レスと後続するアクセスアドレスとがキャッシュメモリ
ーヒの同一ブロックに属し、かつ、先行するアクセスが
キャッシュミスヒツトを生じた場合、後続するアクセス
を早期に行うことによりアクセスタイムを短縮化するこ
とを目的とし、 アクセスアドレスが順次書き込まれる第1及び第2のア
ドレスレジスタと、該第1及び第2のアドレスレジスタ
に格納されている両アクセスアドレスがキャッシュメモ
リ上の同一ブロックに属するかどうかを判定するブロッ
ク一致判定手段と、該第1及び第2のアドレスレジスタ
に格納されているアクセスアドレスのデータがそれぞれ
書き込まれる第1及び第2のデータレジスタと、該アド
レスレジスタの一方に格納されている先行するアクセス
アドレスについてキャッシュミスが生じ、かつ、該ブロ
ック一致判定手段により同一ブロックに属すると判定さ
れた場合には、主メモリからキャッンユメモリへデータ
がブロック転送される際に、該両アクセスアドレスのデ
ータを該第1及び第2のデータレジスタへも転送する制
御手段とを備えて構成する。
ε産業上の利用分野]
本発明はキャッシュメモリ及び主メモリに対しデータア
クセスを行うデータアクセス装置に関する。
クセスを行うデータアクセス装置に関する。
[従来の技術]
近年、マイクロプロセッサの処理速度の高速化に伴い、
メモリに対するアクセス速度の高速化が要求されている
。しかし、主メモリに対するアクセス速度を高速化する
には、記憶容1iが比較的大きいため、コスト高となる
。そこで、小容;4のキャッシュメモリをマイクロプロ
セッサの命令実行部と主メモリとの間に配設して、命令
実行部へのデータ供給速度を高速化している。
メモリに対するアクセス速度の高速化が要求されている
。しかし、主メモリに対するアクセス速度を高速化する
には、記憶容1iが比較的大きいため、コスト高となる
。そこで、小容;4のキャッシュメモリをマイクロプロ
セッサの命令実行部と主メモリとの間に配設して、命令
実行部へのデータ供給速度を高速化している。
主メモリの一部の内容がコピーされたキャッノユメモリ
内に、有効なアクセスデータが存在すれば、すなわち、
キャツシュヒツトの場合には、キャッンユメモリに対し
てアクセスし、有効なアクセスデータが存在しない場合
には、すなわちキャッシュミスヒツトの場合には、主メ
モリの内容をキャッノユメモリへ予め定められたブロッ
ク単位で転送するとともに、アクセスのデータを命令実
行部へ送る。
内に、有効なアクセスデータが存在すれば、すなわち、
キャツシュヒツトの場合には、キャッンユメモリに対し
てアクセスし、有効なアクセスデータが存在しない場合
には、すなわちキャッシュミスヒツトの場合には、主メ
モリの内容をキャッノユメモリへ予め定められたブロッ
ク単位で転送するとともに、アクセスのデータを命令実
行部へ送る。
[発明が解決しようとする課題コ
しかし、先行するアクセスがキャシュミスヒツトを起こ
した場合には、先行する第1のアクセスアドレスと後続
する第2のアクセスアドレスとがキャッシュメモリ上の
同一ブロックに属していてら、−船釣に、主メモリから
キャッンユメモリへのブロック転送が終Yするまで後続
のアクセスを行っていなかったので、アクセスタイムが
長くなる原因となっていた。
した場合には、先行する第1のアクセスアドレスと後続
する第2のアクセスアドレスとがキャッシュメモリ上の
同一ブロックに属していてら、−船釣に、主メモリから
キャッンユメモリへのブロック転送が終Yするまで後続
のアクセスを行っていなかったので、アクセスタイムが
長くなる原因となっていた。
本発明の目的は、先行するアクセスアドレスと後続する
アクセスアドレスとがキャッシュメモリ」;の同一ブロ
ックに属し、かつ、先行するアクセスがキャッンユミス
ヒットを生じた場合、後続するアクセスを早期に行うこ
とによりアクセスタイムを短縮化することができるデー
タアクセス装置を提供することにある。
アクセスアドレスとがキャッシュメモリ」;の同一ブロ
ックに属し、かつ、先行するアクセスがキャッンユミス
ヒットを生じた場合、後続するアクセスを早期に行うこ
とによりアクセスタイムを短縮化することができるデー
タアクセス装置を提供することにある。
[課題を解決するための手段]
この目的を達成するために、本発明に係るデータアクセ
ス装置では、アクセスアドレスが順次古き込まれる第1
及び第2のアドレスレジスタ及び書き込まれたこれらの
アクセスアドレスのデータが格納される第1及び第2の
データレジスタを備え、両アドレスレジスタの一方に格
納されている先行するアクセスアドレスについてキャッ
シュミスが生じ、かつ、ブロック一致判定手段により両
アクセスアドレスが同一ブロックに属すると判定された
場合には、主メモリからキャッシュメモリへデータがブ
ロック転送される際に、該両アクセスアドレスのデータ
を該第■及び第2のデータレジスタへも転送する。
ス装置では、アクセスアドレスが順次古き込まれる第1
及び第2のアドレスレジスタ及び書き込まれたこれらの
アクセスアドレスのデータが格納される第1及び第2の
データレジスタを備え、両アドレスレジスタの一方に格
納されている先行するアクセスアドレスについてキャッ
シュミスが生じ、かつ、ブロック一致判定手段により両
アクセスアドレスが同一ブロックに属すると判定された
場合には、主メモリからキャッシュメモリへデータがブ
ロック転送される際に、該両アクセスアドレスのデータ
を該第■及び第2のデータレジスタへも転送する。
F作用コ
このブロック転送の際に、後続するアクセスアドレスの
データが主メモリからデータレジスタへ転送されるので
、ブロック転送を待って後続するアクセスアドレスのデ
ータをキャッシュメモリに対しアクセスする必要がない
。
データが主メモリからデータレジスタへ転送されるので
、ブロック転送を待って後続するアクセスアドレスのデ
ータをキャッシュメモリに対しアクセスする必要がない
。
したがって、先行するアクセスアドレスと後続するアク
セスアドレスとがキャッシュメモリ上の同一ブロックに
属するという条件の下では、後続するアクセスが早期に
行われる。
セスアドレスとがキャッシュメモリ上の同一ブロックに
属するという条件の下では、後続するアクセスが早期に
行われる。
このような条件は特殊ではなく、高確率で生ずる。
[実施例〕
(り一実施例
図面に基づいて本発明の一実施例を説明する。
第1図はマイクロプロセッサに内蔵されたキャッソユメ
モリ及びその周辺のデータアクセス装置を示すブロック
図である。このマイクロプロセッサは例えば!ワードが
32ビツトである。
モリ及びその周辺のデータアクセス装置を示すブロック
図である。このマイクロプロセッサは例えば!ワードが
32ビツトである。
10はキャッンユメモリであり、本実施例では簡略図示
のために、4ブロツクからなるものとする。第1ブロツ
ク(i=1〜4)は、4ワードのデータD0、r)+t
、Dos、DI4が格納されるデータ記憶域、1ビツト
の有効ビット(Vビット)■凰及びコピー元の主メモリ
上のアドレスの一部(全アドレスビットのうちブロック
内の相対アドレスを示す下位2ビツトとキャッシュ内の
ブロックを指定する2ビツトを除いたもの)が格納され
るタグT、を備えている。
のために、4ブロツクからなるものとする。第1ブロツ
ク(i=1〜4)は、4ワードのデータD0、r)+t
、Dos、DI4が格納されるデータ記憶域、1ビツト
の有効ビット(Vビット)■凰及びコピー元の主メモリ
上のアドレスの一部(全アドレスビットのうちブロック
内の相対アドレスを示す下位2ビツトとキャッシュ内の
ブロックを指定する2ビツトを除いたもの)が格納され
るタグT、を備えている。
12及びI4はアドレスレジスタであり、命令実行部か
らのアクセスアドレスが順次汚き込まれる。
らのアクセスアドレスが順次汚き込まれる。
16はブロック一致判定回路であり、アドレスレジスタ
12及び14に格納されたアクセスアドレスのうち、下
位2ビットA、を除いたブロックアドレスΔ5が供給さ
れ、両者が一致しているかどうかを判定し、一致してい
る場合には“l”を出力する。
12及び14に格納されたアクセスアドレスのうち、下
位2ビットA、を除いたブロックアドレスΔ5が供給さ
れ、両者が一致しているかどうかを判定し、一致してい
る場合には“l”を出力する。
+8及び20はデータレジスタであり、それぞれアドレ
スレジスタ12及び14に格納されたアクセスアドレス
のデータが格納される。
スレジスタ12及び14に格納されたアクセスアドレス
のデータが格納される。
22.24及び26はゲートであり、ゲート22は命令
実行部からのアクセスアドレスをアドレスレジスタ12
及び14へ順次供給するためのもの、ゲート24及び2
6はそれぞれアドレスレジスタ12及びI4に格納され
ているブロックアドレスΔ5及びブロック(ハ)の相対
アドレスA、をキャッンユメモリIOへ供給するための
ものである。
実行部からのアクセスアドレスをアドレスレジスタ12
及び14へ順次供給するためのもの、ゲート24及び2
6はそれぞれアドレスレジスタ12及びI4に格納され
ているブロックアドレスΔ5及びブロック(ハ)の相対
アドレスA、をキャッンユメモリIOへ供給するための
ものである。
28は比較器であり、ゲート24から供給されるブロッ
クアドレスAbから下位2ビツトを除いたアドレスがキ
ャッシュメモリIOから読み出されたタグTIの内容に
一致するかどうかを判定し、一致すれば“1”を出力す
る。
クアドレスAbから下位2ビツトを除いたアドレスがキ
ャッシュメモリIOから読み出されたタグTIの内容に
一致するかどうかを判定し、一致すれば“1”を出力す
る。
30はアンドゲートであり、比較器28から°l”が供
給され、かつ、このとき指定されるキャッンユメモリ1
0上のブロックのVビットが“11である場合、すなわ
ちキャツシュヒツトの場合には“loを出力し、キャッ
シュミスヒツトの場合にはO”を出力する。
給され、かつ、このとき指定されるキャッンユメモリ1
0上のブロックのVビットが“11である場合、すなわ
ちキャツシュヒツトの場合には“loを出力し、キャッ
シュミスヒツトの場合にはO”を出力する。
34は比較器であり、ゲート24及び26から供給され
て作成されるアドレス、すなわち、アドレスレジスタ1
2及び14に格納されたアクセスアドレスと、主メモリ
からキャッシュメモリ10ヘデータをブロック転送する
際の主メモリのアドレスとを比較し、両者が一致してお
れば“I”を制御回路32へ出力する。
て作成されるアドレス、すなわち、アドレスレジスタ1
2及び14に格納されたアクセスアドレスと、主メモリ
からキャッシュメモリ10ヘデータをブロック転送する
際の主メモリのアドレスとを比較し、両者が一致してお
れば“I”を制御回路32へ出力する。
36.38及び40はゲートであり、ゲート36はギヤ
1ンユメモリ10からのアクセスデータ及び主メモリか
らのアクセスデータのいずれか一方を選択してゲート3
8へ供給し、ゲート38はこれをデータレジスタ!8又
は20へ選択的に供給し、ゲート40はデータレシスタ
ロ及び20へ格納されているデータのいずれか一方を選
択的に命令実行部へ供給するためのものである。
1ンユメモリ10からのアクセスデータ及び主メモリか
らのアクセスデータのいずれか一方を選択してゲート3
8へ供給し、ゲート38はこれをデータレジスタ!8又
は20へ選択的に供給し、ゲート40はデータレシスタ
ロ及び20へ格納されているデータのいずれか一方を選
択的に命令実行部へ供給するためのものである。
制御回路32はゲート22〜26.36〜40を制御す
る。
る。
次に、上記の如く構成された本実施例の動作を説明する
。
。
制御回路32によりゲート22の一方が開かれて、命令
実行部からアクセスアドレスがアドレスレジスタ12へ
供給され、次いでゲート24の一方及びゲート26の一
方が開かれて、アドレスレジスタ12に格納されたアク
セスアドレスのブロックアドレスAb及び相対アドレス
A、がそれぞれゲート24.26を通り、キャッシュメ
モリ10上のブロックアドレス及びそのブロック内の相
対アドレスが指定される。
実行部からアクセスアドレスがアドレスレジスタ12へ
供給され、次いでゲート24の一方及びゲート26の一
方が開かれて、アドレスレジスタ12に格納されたアク
セスアドレスのブロックアドレスAb及び相対アドレス
A、がそれぞれゲート24.26を通り、キャッシュメ
モリ10上のブロックアドレス及びそのブロック内の相
対アドレスが指定される。
これと並行して、制御回路32は、アンドゲート30の
出力が“Ioであればキャツシュヒツトと判定し、ゲー
ト36の一方及びゲート38の一方を開いて、キャッシ
ュメモリIO上の指定されたアドレスのアクセスデータ
をデータレジスタ18へ転送させる。次いで、制御回路
32は、命令実行部との関係で所定の時点でゲート40
の一方を開き、このデータレジスタ18に格納されてい
るアクセスデータを命令実行部へ転送させる。
出力が“Ioであればキャツシュヒツトと判定し、ゲー
ト36の一方及びゲート38の一方を開いて、キャッシ
ュメモリIO上の指定されたアドレスのアクセスデータ
をデータレジスタ18へ転送させる。次いで、制御回路
32は、命令実行部との関係で所定の時点でゲート40
の一方を開き、このデータレジスタ18に格納されてい
るアクセスデータを命令実行部へ転送させる。
制御回路32は、命令実行部からのアクセスアドレスを
、上記の如くアドレスレジスタ12へ転送させた後に、
ゲート22の他方を開いて後続するアクセスアドレスを
アドレスレジスタi4へ転送させる。また、上記の如く
データレジスタ18から命令実行部へアクセスデータを
転送させた直後に、ゲート22の一方を開いて後続する
次のアクセスアドレスをアドレスレジスタ12へ転送さ
せる。
、上記の如くアドレスレジスタ12へ転送させた後に、
ゲート22の他方を開いて後続するアクセスアドレスを
アドレスレジスタi4へ転送させる。また、上記の如く
データレジスタ18から命令実行部へアクセスデータを
転送させた直後に、ゲート22の一方を開いて後続する
次のアクセスアドレスをアドレスレジスタ12へ転送さ
せる。
次にゲート24の他方及びゲート26の他方を開いて、
アドレスレジスタ14に格納されているアクセスアドレ
スをキャッシュメモリ10及び比較器28へ上記の如く
供給させる。アンドゲート30の出力が“0゛であり、
すなわら、キャッノユミスヒブトの場合には、キャッシ
ュメモリIOが占き込み状態にされ、アドレスレジスタ
14に格納されているアクセスアドレスのブロックアド
レスAbが示すtメモリ上の4ワードのデータがキャッ
ンユメモリlO上へブロック転送(ブロックイン)され
る。
アドレスレジスタ14に格納されているアクセスアドレ
スをキャッシュメモリ10及び比較器28へ上記の如く
供給させる。アンドゲート30の出力が“0゛であり、
すなわら、キャッノユミスヒブトの場合には、キャッシ
ュメモリIOが占き込み状態にされ、アドレスレジスタ
14に格納されているアクセスアドレスのブロックアド
レスAbが示すtメモリ上の4ワードのデータがキャッ
ンユメモリlO上へブロック転送(ブロックイン)され
る。
この際、ブロック一致判定回路!6の出力が“1”であ
る場合には、すなわちアドレスレジスタ14に格納され
ているアクセスアドレスとアドレスレジスタ12に格納
されている後続アクセスアドレスとがキャッンユメモリ
lO上の同一ブロックに属する場合には、制御回路32
は比較器34の出力が“Ioであるかどうかを見る。す
なわち、ブロック転送中の主メモリのアドレスとアドレ
スレジスタ14に格納されているアクセスアドレスとが
一致しているかどうかを見る。一致しておればゲート3
6の他方及びゲート38の他方を開いて主メモリからの
アクセスデータをデータレジスタ20へも転送させる。
る場合には、すなわちアドレスレジスタ14に格納され
ているアクセスアドレスとアドレスレジスタ12に格納
されている後続アクセスアドレスとがキャッンユメモリ
lO上の同一ブロックに属する場合には、制御回路32
は比較器34の出力が“Ioであるかどうかを見る。す
なわち、ブロック転送中の主メモリのアドレスとアドレ
スレジスタ14に格納されているアクセスアドレスとが
一致しているかどうかを見る。一致しておればゲート3
6の他方及びゲート38の他方を開いて主メモリからの
アクセスデータをデータレジスタ20へも転送させる。
次に制御回路32は、ゲート24の一方及びゲート26
の一方を開いてアドレスレジスタI2に格納されている
アクセスアドレスを比較器34へ供給し、これがブロッ
ク転送中の主メモリのアドレスに一致すれば、すなわち
、比較器34の出力が°l°になれば、ゲート36の一
方及びゲート38の一方を開いて主メモリからのアクセ
スデータをデータレジスタI8へも転送させる。
の一方を開いてアドレスレジスタI2に格納されている
アクセスアドレスを比較器34へ供給し、これがブロッ
ク転送中の主メモリのアドレスに一致すれば、すなわち
、比較器34の出力が°l°になれば、ゲート36の一
方及びゲート38の一方を開いて主メモリからのアクセ
スデータをデータレジスタI8へも転送させる。
制御回路32は命令実行部との関係で適当な時点でゲー
ト40の一方を開いて命令実行部へアクセスデータを転
送させ、次いでゲート40の他方を開いてデータレジス
タ!8に格納されているアクセスデータを命令実行部へ
転送させる。データレジスタ18内のアクセスデータが
命令実行部へ転送された後は、直ちにゲート22を介し
て命令実行部からアドレスレジスタ12次のへアクセス
アドレスが転送され、同様にデータレジスタ20内のア
クセスデータが命令実行部へ転送された後は直ちにゲー
ト22を介して命令実行部からアドレスレジスタ14へ
次のアクセスアドレスが転送される。
ト40の一方を開いて命令実行部へアクセスデータを転
送させ、次いでゲート40の他方を開いてデータレジス
タ!8に格納されているアクセスデータを命令実行部へ
転送させる。データレジスタ18内のアクセスデータが
命令実行部へ転送された後は、直ちにゲート22を介し
て命令実行部からアドレスレジスタ12次のへアクセス
アドレスが転送され、同様にデータレジスタ20内のア
クセスデータが命令実行部へ転送された後は直ちにゲー
ト22を介して命令実行部からアドレスレジスタ14へ
次のアクセスアドレスが転送される。
このようにして、主メモリからキャッシュメモリ!0ヘ
ブロック転送中に、後続する次のアクセスを完了させる
ことができる。
ブロック転送中に、後続する次のアクセスを完了させる
ことができる。
第2図は、本実施例を用いた場合のアクセスの様子を示
すタイムチャートであり、第3図はこれと対比して従来
例のアクセスの様子を示すタイムチャートである。
すタイムチャートであり、第3図はこれと対比して従来
例のアクセスの様子を示すタイムチャートである。
マシンサイクル0での、第1のアクセスによるキャツン
ユミスヒットによって起動されたプロッフィン動作(主
メモリからキャシュメモリへのブロック転送動作)は、
マシンサイクルIから始まりマシンサイクル6まで続く
。
ユミスヒットによって起動されたプロッフィン動作(主
メモリからキャシュメモリへのブロック転送動作)は、
マシンサイクルIから始まりマシンサイクル6まで続く
。
ここで、サイクル1で後続する第2のアクセスがきたと
する。本実施例の場合、第2のアクセスは前記ブロック
イン動作中のマシンサイクル4で完了する。しかし、従
来例では第2のアクセスは前記ブロックインの終了まで
待たなければならないので、マシンサイクル7で第2の
アクセスが完了する。
する。本実施例の場合、第2のアクセスは前記ブロック
イン動作中のマシンサイクル4で完了する。しかし、従
来例では第2のアクセスは前記ブロックインの終了まで
待たなければならないので、マシンサイクル7で第2の
アクセスが完了する。
[発明の効果]
以上説明したように、本発明に係るデータアクセス装置
によれば、先行するアクセスアドレスと後続するアクセ
スアドレスとがキャッシュメモリ上の同一ブロックに属
するという条件の下で、先行するアクセスアドレスにつ
いてキャッシュミスヒツトが生じた場合には、主メモリ
からキャッシュメモリへデータがブロック転送される際
に、両アクセスアドレスのデータがデータレジスタにも
転送されるので、後続するアクセスが早期に行われ、ア
クセスタイムを短縮することができるという優れた効果
を奏する。
によれば、先行するアクセスアドレスと後続するアクセ
スアドレスとがキャッシュメモリ上の同一ブロックに属
するという条件の下で、先行するアクセスアドレスにつ
いてキャッシュミスヒツトが生じた場合には、主メモリ
からキャッシュメモリへデータがブロック転送される際
に、両アクセスアドレスのデータがデータレジスタにも
転送されるので、後続するアクセスが早期に行われ、ア
クセスタイムを短縮することができるという優れた効果
を奏する。
このような条件は高確率で生ずるので、かかる効果は大
である。
である。
第1図は本発明の一実施例に係り、キャッシュメモリ及
びその周辺のデータアクセス装置の構成を示すブロック
図、 第2図はこの実施例のアクセスの様子を示すタイムチャ
ート、 第3図は、従来例のアクセスの様子を示すタイムチャー
トである。 図中、 IOはキャッシュメモリ 12、!4はアドレスレジスタ 16はブロック一致判定回路 I8.20はデータレジスタ 22.24.26.36.38.40はゲート28.3
4は比較器 30はアンドゲート 32は制御回路
びその周辺のデータアクセス装置の構成を示すブロック
図、 第2図はこの実施例のアクセスの様子を示すタイムチャ
ート、 第3図は、従来例のアクセスの様子を示すタイムチャー
トである。 図中、 IOはキャッシュメモリ 12、!4はアドレスレジスタ 16はブロック一致判定回路 I8.20はデータレジスタ 22.24.26.36.38.40はゲート28.3
4は比較器 30はアンドゲート 32は制御回路
Claims (1)
- 【特許請求の範囲】 アクセスアドレスが順次書き込まれる第1及び第2のア
ドレスレジスタ(12、14)と、該第1及び第2のア
ドレスレジスタ(12、14)に格納されている両アク
セスアドレスがキャッシュメモリ上の同一ブロックに属
するかどうかを判定するブロック一致判定手段(16)
と、 該第1及び第2のアドレスレジスタ(12、14)に格
納されているアクセスアドレスのデータがそれぞれ書き
込まれる第1及び第2のデータレジスタ(18、20)
と、 該アドレスレジスタ(12、14)の一方に格納されて
いる先行するアクセスアドレスについてキャッシュミス
が生じ、かつ、該ブロック一致判定手段(16)により
同一ブロックに属すると判定された場合には、主メモリ
からキャッシュメモリへデータがブロック転送される際
に、該両アクセスアドレスのデータを該第1及び第2の
データレジスタ(18、20)へも転送する制御手段(
32)と、を有することを特徴とするデータアクセス装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63139724A JPH0775007B2 (ja) | 1988-06-07 | 1988-06-07 | データアクセス装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63139724A JPH0775007B2 (ja) | 1988-06-07 | 1988-06-07 | データアクセス装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01307849A true JPH01307849A (ja) | 1989-12-12 |
JPH0775007B2 JPH0775007B2 (ja) | 1995-08-09 |
Family
ID=15251919
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63139724A Expired - Fee Related JPH0775007B2 (ja) | 1988-06-07 | 1988-06-07 | データアクセス装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0775007B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007226641A (ja) * | 2006-02-24 | 2007-09-06 | Nec Corp | 情報処理装置、キャッシュ制御方法及びプログラム |
-
1988
- 1988-06-07 JP JP63139724A patent/JPH0775007B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007226641A (ja) * | 2006-02-24 | 2007-09-06 | Nec Corp | 情報処理装置、キャッシュ制御方法及びプログラム |
Also Published As
Publication number | Publication date |
---|---|
JPH0775007B2 (ja) | 1995-08-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0029517A2 (en) | Store-in-cache mode data processing apparatus | |
JPH0658660B2 (ja) | 密結合コンピュータシステム | |
JPH0630075B2 (ja) | キャッシュメモリを有するデータ処理装置 | |
JPS62102344A (ja) | バツフア・メモリ制御方式 | |
US4737908A (en) | Buffer memory control system | |
JPH01307849A (ja) | データアクセス装置 | |
JPH07234819A (ja) | キャッシュメモリ | |
JPH0552539B2 (ja) | ||
JP3055908B2 (ja) | キャッシュメモリ制御装置 | |
JPH06149669A (ja) | キャッシュデータ転送方式およびキャッシュデータ転送装置 | |
JP3013996B2 (ja) | 情報処理装置 | |
JPS63101943A (ja) | キヤツシユム−ブイン制御方式 | |
JPH03271859A (ja) | 情報処理装置 | |
JPH02259945A (ja) | ストア処理方式 | |
JP2507544B2 (ja) | 記憶制御装置 | |
JPH04340145A (ja) | キャッシュメモリ装置 | |
JPS61237145A (ja) | ストアバツフアの制御方式 | |
JPH08272687A (ja) | 入出力キャッシュメモリ | |
JPH03228150A (ja) | キャッシュメモリコントローラ | |
JPS62203252A (ja) | キヤツシユメモリ制御方式 | |
JPS6215644A (ja) | キヤツシユメモリ制御回路 | |
JPH02156351A (ja) | キャッシュメモリ装置 | |
JPH041373B2 (ja) | ||
JPH11143777A (ja) | キャッシュメモリ装置 | |
JPH0635787A (ja) | ライトバッファ制御方式 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |