JPH0348520B2 - - Google Patents
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- JPH0348520B2 JPH0348520B2 JP60011205A JP1120585A JPH0348520B2 JP H0348520 B2 JPH0348520 B2 JP H0348520B2 JP 60011205 A JP60011205 A JP 60011205A JP 1120585 A JP1120585 A JP 1120585A JP H0348520 B2 JPH0348520 B2 JP H0348520B2
- Authority
- JP
- Japan
- Prior art keywords
- latch
- clock
- bit
- scrolling
- parallel data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- 230000000630 rising effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Description
産業上の利用分野
本発明は、並列データの水平スクロール回路に
関するものである。 従来の技術 従来の水平スクロール回路では、第6図に示す
ようにMビツト並列データ26をラツチクロツク
CK5にてラツチ27に取り込み、さらにラツチ
27の出力をドツトクロツクCK6で動作する
Mbitシフトレジスタ33にロードクロツクCK7
にて取り込む構成が一般に用いられる。この場
合、スクロールの制御はロードクロツクCK7の
タイミングに変化させることにより行なわれる。
例えば基準位置よりk(k<M)ドツトスクロー
ルする場合、ドツトクロツクCK6の周期をT1と
すると、ロードクロツクCK7を前の状態のクロ
ツクに対してkT1遅らせばよいことになる。(例
えば、日経エレクトロニクス1984.5.21P252,
P253) 発明が解決しようとする問題点 このような従来の回路を用いた場合、Mビツト
並列データに対しては、シフトレジスタもまたM
ビツトとする必要があり、高速処理を要する並列
−直列変換部の規模が大きくなるのが避けられな
い。 一方、最近のIC技術の発展により、回路のIC
化の動きが活発であるが、例えばMビツト並列デ
ータを処理する回路をICで構成する場合、問題
となることの一つにICピン数の不足がある。こ
れはMが大きくなる程顕著であり、M=32では入
出力合わせて64本のピンがデータピンとして占め
られ、制御信号に用いるピン数は大きく制約を受
ける。この対策の1つとして、先に述べたごと
く、Mビツトの並列出力をNビツトずつl回に分
けて出力する方法が考えられる(ただしM=l×
Nである)。この場合出力ピンはM本からN本に
減らすことができる。しかしながら、Nビツトず
つl回に分割されたデータに対して水平スクロー
ルを行うには付加回路としてMビツトのラツチを
設け、Nビツトの出力をl回取り込んで再びMビ
ツトの並列データを構成した後に、前記従来例に
示す方式を適用しなければならないため、回路の
規模が大きくなる欠点がある。また水平スクロー
ル回路を全てIC内に組込むことは、シリアル出
力の周波数が高いため困難な場合が多い。 本発明では以上の点を考慮し、Mビツト並列デ
ータをl分割してNビツト並列データ列とし、そ
の際、Nドツト単位の水平スクロール操作を同時
に行なうことを目的とする。 問題点を解決するための手段 本発明は上記問題点を解決するため、Mビツト
並列データを取り込む第1のラツチと第1のラツ
チの出力を取り込む第2のラツチおよびセレクタ
を設けることにより、Mビツト並列データを分割
してl個のNビツト並列データを得、その際Nド
ツト単位のスクロールをも同時に行なえる構成と
したものである。 作 用 本発明は上記の構成により、Mビツト並列のデ
ータを取り込む第1および第2のラツチのクロツ
クおよびセレクタの制御コードを制御することに
より、Nドツト単位のスクロールが可能となる。 実施例 第1図は本発明における水平スクロール回路の
一実施例のブロツク図である。第1図において、
Mビツト並列データ1はラツチクロツクCKφに
てラツチ2に取り込まれ、さらにラツチ2の出力
4はラツチクロツクCK1にてラツチ6に取り込
まれる。ラツチ6に取り込まれたMビツト並列デ
ータはセレクタ8においてNビツトごとにl分割
され、その中の1つがセレクト信号9によりセレ
クトされてNビツトのセレクタ出力10となる。
(ただしM=l×Nである)。この時ラツチクロツ
クCKφ、ラツチクロツクCK1、およびセレクト
信号9を制御することによりNビツト単位のデー
タシフトが可能となりNドツト単位のスクロール
を行なうことができる。さらに1ドツト単位の水
平スクロールを行う場合には、Nbitのセレクタ
出力10を並−直列変換するNビツトシフトレジ
スタ14のロードクロツクCK3のタイミングを
制御することにより、ドツト単位スクロールが可
能となる。 以上述べたように、本発明においては、Nドツ
ト単位スクロールはラツチ6へのラツチクロツク
CK1およびセレクタ8へのセレクト信号9によ
つて行なわれ、Nドツト単位以下のスクロールは
Nビツトシフトレジスタ14へのロードクロツク
CK3によつて行なわれ、この両者を用いること
によりドツト単位スクロールが可能となる。 以下上記の実施例をさらに詳しく説明する。第
3図はM=32ビツト、N=8ビツトの場合の水平
スクロール回路である。第4図は第3図における
各信号のタイミング図である。第4図aの32ビツ
トのデータ40は、第4図bのラツチクロツク
CK8によりラツチ41に取り込まれる。ラツチ
43はラツチクロツクCK9によりラツチ41の
データが取り込まれる。この場合において、ラツ
チクロツクCK9は第4図dのタイミング位置を
基準として第4図eのタイミング位置が8ドツト
スクロールに、第4図fのタイミング位置が16ド
ツトスクロールに、第4図gのタイミング位置が
24ドツトのスクロールにそれぞれ対応する。第4
図では、ハツチングを施したところが対応する32
ビツトデータ群である。 さらにラツチ43で保持された32ビツトのデー
タは、セレクタ48により8ビツトがセレクトさ
れ出力49となる。このセレクタ48のセレクト
信号STφ,ST1は、第4図d〜gの各スクロー
ルに対して第4図hに示す位置のデータを取出す
よう、表1のように与えられる。
関するものである。 従来の技術 従来の水平スクロール回路では、第6図に示す
ようにMビツト並列データ26をラツチクロツク
CK5にてラツチ27に取り込み、さらにラツチ
27の出力をドツトクロツクCK6で動作する
Mbitシフトレジスタ33にロードクロツクCK7
にて取り込む構成が一般に用いられる。この場
合、スクロールの制御はロードクロツクCK7の
タイミングに変化させることにより行なわれる。
例えば基準位置よりk(k<M)ドツトスクロー
ルする場合、ドツトクロツクCK6の周期をT1と
すると、ロードクロツクCK7を前の状態のクロ
ツクに対してkT1遅らせばよいことになる。(例
えば、日経エレクトロニクス1984.5.21P252,
P253) 発明が解決しようとする問題点 このような従来の回路を用いた場合、Mビツト
並列データに対しては、シフトレジスタもまたM
ビツトとする必要があり、高速処理を要する並列
−直列変換部の規模が大きくなるのが避けられな
い。 一方、最近のIC技術の発展により、回路のIC
化の動きが活発であるが、例えばMビツト並列デ
ータを処理する回路をICで構成する場合、問題
となることの一つにICピン数の不足がある。こ
れはMが大きくなる程顕著であり、M=32では入
出力合わせて64本のピンがデータピンとして占め
られ、制御信号に用いるピン数は大きく制約を受
ける。この対策の1つとして、先に述べたごと
く、Mビツトの並列出力をNビツトずつl回に分
けて出力する方法が考えられる(ただしM=l×
Nである)。この場合出力ピンはM本からN本に
減らすことができる。しかしながら、Nビツトず
つl回に分割されたデータに対して水平スクロー
ルを行うには付加回路としてMビツトのラツチを
設け、Nビツトの出力をl回取り込んで再びMビ
ツトの並列データを構成した後に、前記従来例に
示す方式を適用しなければならないため、回路の
規模が大きくなる欠点がある。また水平スクロー
ル回路を全てIC内に組込むことは、シリアル出
力の周波数が高いため困難な場合が多い。 本発明では以上の点を考慮し、Mビツト並列デ
ータをl分割してNビツト並列データ列とし、そ
の際、Nドツト単位の水平スクロール操作を同時
に行なうことを目的とする。 問題点を解決するための手段 本発明は上記問題点を解決するため、Mビツト
並列データを取り込む第1のラツチと第1のラツ
チの出力を取り込む第2のラツチおよびセレクタ
を設けることにより、Mビツト並列データを分割
してl個のNビツト並列データを得、その際Nド
ツト単位のスクロールをも同時に行なえる構成と
したものである。 作 用 本発明は上記の構成により、Mビツト並列のデ
ータを取り込む第1および第2のラツチのクロツ
クおよびセレクタの制御コードを制御することに
より、Nドツト単位のスクロールが可能となる。 実施例 第1図は本発明における水平スクロール回路の
一実施例のブロツク図である。第1図において、
Mビツト並列データ1はラツチクロツクCKφに
てラツチ2に取り込まれ、さらにラツチ2の出力
4はラツチクロツクCK1にてラツチ6に取り込
まれる。ラツチ6に取り込まれたMビツト並列デ
ータはセレクタ8においてNビツトごとにl分割
され、その中の1つがセレクト信号9によりセレ
クトされてNビツトのセレクタ出力10となる。
(ただしM=l×Nである)。この時ラツチクロツ
クCKφ、ラツチクロツクCK1、およびセレクト
信号9を制御することによりNビツト単位のデー
タシフトが可能となりNドツト単位のスクロール
を行なうことができる。さらに1ドツト単位の水
平スクロールを行う場合には、Nbitのセレクタ
出力10を並−直列変換するNビツトシフトレジ
スタ14のロードクロツクCK3のタイミングを
制御することにより、ドツト単位スクロールが可
能となる。 以上述べたように、本発明においては、Nドツ
ト単位スクロールはラツチ6へのラツチクロツク
CK1およびセレクタ8へのセレクト信号9によ
つて行なわれ、Nドツト単位以下のスクロールは
Nビツトシフトレジスタ14へのロードクロツク
CK3によつて行なわれ、この両者を用いること
によりドツト単位スクロールが可能となる。 以下上記の実施例をさらに詳しく説明する。第
3図はM=32ビツト、N=8ビツトの場合の水平
スクロール回路である。第4図は第3図における
各信号のタイミング図である。第4図aの32ビツ
トのデータ40は、第4図bのラツチクロツク
CK8によりラツチ41に取り込まれる。ラツチ
43はラツチクロツクCK9によりラツチ41の
データが取り込まれる。この場合において、ラツ
チクロツクCK9は第4図dのタイミング位置を
基準として第4図eのタイミング位置が8ドツト
スクロールに、第4図fのタイミング位置が16ド
ツトスクロールに、第4図gのタイミング位置が
24ドツトのスクロールにそれぞれ対応する。第4
図では、ハツチングを施したところが対応する32
ビツトデータ群である。 さらにラツチ43で保持された32ビツトのデー
タは、セレクタ48により8ビツトがセレクトさ
れ出力49となる。このセレクタ48のセレクト
信号STφ,ST1は、第4図d〜gの各スクロー
ルに対して第4図hに示す位置のデータを取出す
よう、表1のように与えられる。
【表】
以上の操作により、32ビツトデータ40は4分
割されて8ビツトデータ出力49となり、またこ
の時8ドツト単位の水平スクロールも合わせて行
なえることになる。また1ドツト単位のスクロー
ルは8ビツトシフトレジスタ50のロードクロツ
クCK11のタイミングを変えることにより行な
うことができる。この結果、8ドツト単位の水平
スクロールをラツチ43およびセレクタ48で行
ない、8ドツト以下の水平スクロールを8ビツト
シフトレジスタ50で行なうことにより任意のス
クロールが可能となる。 本実施例においては第1図に示すようにラツチ
2およびラツチ6のクロツクはそれぞれ独立に与
えているが、これを共通化することができる。第
2図はラツチクロツクを共通化した場合の一実施
例を示す図である。第2図に示す回路において
は、ラツチ2はラツチクロツクCK4の立ちがり
(立ち下がり)でデータを取り込み、他方のラツ
チ6はラツチクロツクCK4の立ち下がり(立ち
上がり)でデータを取り込む。このため、2つの
ラツチのデータ取り込みタイミングは共通のラツ
チクロツクCK4のパルス幅を変化さすことで制
御できることになり、ラツチクロツクをCK4の
みとすることができる。 第5図は本発明の他の一実施例を示す図で、ラ
ツチ41の出力の最初の8ビツトはセレクタ48
に直接接続し、ラツチ41の他の24ビツトはラツ
チ60に接続し、ラツチ60の出力をセレクタ4
8に接続したものである。さらに同図では、ラツ
チ41のラツチクロツクとしてCK8の反転であ
るCK8を用いている。CK8を用いるのは、セレ
クタ48の最初の8ビツト入力にラツチ41の出
力を直接用いているためであり、このためラツチ
41の出力タイミングを遅らす必要があるからで
ある。 第5図の回路は第3図の回路と同等の動作を行
う。従つて第3図の回路の動作を示す第4図のタ
イミング図は、また第5図の回路の動作を示すタ
イミング図でもある。ただし前述の理由により、
第4図のcに示すラツチ41の出力はCK8の立
ち下がりに同期することになる。 第5図に示す構成により、ラツチを8ビツト分
削減することができる。 発明の効果 本発明によれば、水平スクロールにおける並−
直変換部のシフトレジスタのビツト数が削減で
き、また特に並列にデータの処理を行なうICに
適用した場合は、スクロール回路の一部を並列処
理部に組み込むことができ、ICピンの削減なら
びに外部回路の簡素化に効果を発揮することがで
きる。
割されて8ビツトデータ出力49となり、またこ
の時8ドツト単位の水平スクロールも合わせて行
なえることになる。また1ドツト単位のスクロー
ルは8ビツトシフトレジスタ50のロードクロツ
クCK11のタイミングを変えることにより行な
うことができる。この結果、8ドツト単位の水平
スクロールをラツチ43およびセレクタ48で行
ない、8ドツト以下の水平スクロールを8ビツト
シフトレジスタ50で行なうことにより任意のス
クロールが可能となる。 本実施例においては第1図に示すようにラツチ
2およびラツチ6のクロツクはそれぞれ独立に与
えているが、これを共通化することができる。第
2図はラツチクロツクを共通化した場合の一実施
例を示す図である。第2図に示す回路において
は、ラツチ2はラツチクロツクCK4の立ちがり
(立ち下がり)でデータを取り込み、他方のラツ
チ6はラツチクロツクCK4の立ち下がり(立ち
上がり)でデータを取り込む。このため、2つの
ラツチのデータ取り込みタイミングは共通のラツ
チクロツクCK4のパルス幅を変化さすことで制
御できることになり、ラツチクロツクをCK4の
みとすることができる。 第5図は本発明の他の一実施例を示す図で、ラ
ツチ41の出力の最初の8ビツトはセレクタ48
に直接接続し、ラツチ41の他の24ビツトはラツ
チ60に接続し、ラツチ60の出力をセレクタ4
8に接続したものである。さらに同図では、ラツ
チ41のラツチクロツクとしてCK8の反転であ
るCK8を用いている。CK8を用いるのは、セレ
クタ48の最初の8ビツト入力にラツチ41の出
力を直接用いているためであり、このためラツチ
41の出力タイミングを遅らす必要があるからで
ある。 第5図の回路は第3図の回路と同等の動作を行
う。従つて第3図の回路の動作を示す第4図のタ
イミング図は、また第5図の回路の動作を示すタ
イミング図でもある。ただし前述の理由により、
第4図のcに示すラツチ41の出力はCK8の立
ち下がりに同期することになる。 第5図に示す構成により、ラツチを8ビツト分
削減することができる。 発明の効果 本発明によれば、水平スクロールにおける並−
直変換部のシフトレジスタのビツト数が削減で
き、また特に並列にデータの処理を行なうICに
適用した場合は、スクロール回路の一部を並列処
理部に組み込むことができ、ICピンの削減なら
びに外部回路の簡素化に効果を発揮することがで
きる。
第1図は本発明の一実施例における水平スクロ
ール回路を示すブロツク図、第2図は本発明の一
実施例におけるラツチ部分を示す要部ブロツク
図、第3図は本発明の一実施例における32ビツト
水平スクロール回路のブロツク図、第4図は第3
図における水平スクロールの原理を示す状態図、
第5図は本発明の他の実施例における32ビツト水
平スクロール回路のブロツク図、第6図は従来の
水平スクロール回路を示すブロツク図である。 1,4……Mビツト並列データ、2,6……ラ
ツチ、8……セレクタ、14……シフトレジス
タ、9……セレクト信号。
ール回路を示すブロツク図、第2図は本発明の一
実施例におけるラツチ部分を示す要部ブロツク
図、第3図は本発明の一実施例における32ビツト
水平スクロール回路のブロツク図、第4図は第3
図における水平スクロールの原理を示す状態図、
第5図は本発明の他の実施例における32ビツト水
平スクロール回路のブロツク図、第6図は従来の
水平スクロール回路を示すブロツク図である。 1,4……Mビツト並列データ、2,6……ラ
ツチ、8……セレクタ、14……シフトレジス
タ、9……セレクト信号。
Claims (1)
- 【特許請求の範囲】 1 Mビツト並列データを第1のクロツクにて取
り込む第1のラツチと、第1のラツチの出力の一
部あるいは全てをさらに他のクロツクにて取り込
む第2のラツチと、前記第1、第2のラツチに接
続されたセレクタとを有し、ラツチクロツクおよ
びセレクタ信号を制御することにより、Mビツト
並列データをN(N<M)ビツト並列データに分
割し、Nドツト単位のスクロールを可能とするこ
とを特徴とする水平スクロール回路。 2 第1、第2のラツチの取込みクロツクとして
立上りと立下りを用いることにより、第1、第2
のラツチのクロツクを共通化し、クロツクパルス
幅によつてスクロールを制御することを特徴とす
る特許請求の範囲第1項記載の水平スクロール回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60011205A JPS61170784A (ja) | 1985-01-24 | 1985-01-24 | 水平スクロ−ル回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60011205A JPS61170784A (ja) | 1985-01-24 | 1985-01-24 | 水平スクロ−ル回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61170784A JPS61170784A (ja) | 1986-08-01 |
JPH0348520B2 true JPH0348520B2 (ja) | 1991-07-24 |
Family
ID=11771512
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60011205A Granted JPS61170784A (ja) | 1985-01-24 | 1985-01-24 | 水平スクロ−ル回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61170784A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63294596A (ja) * | 1987-05-27 | 1988-12-01 | セイコーエプソン株式会社 | スクロ−ル制御回路 |
-
1985
- 1985-01-24 JP JP60011205A patent/JPS61170784A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS61170784A (ja) | 1986-08-01 |
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