JPS6226729B2 - - Google Patents
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- JPS6226729B2 JPS6226729B2 JP57079041A JP7904182A JPS6226729B2 JP S6226729 B2 JPS6226729 B2 JP S6226729B2 JP 57079041 A JP57079041 A JP 57079041A JP 7904182 A JP7904182 A JP 7904182A JP S6226729 B2 JPS6226729 B2 JP S6226729B2
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Description
【発明の詳細な説明】
本発明は、情報処理装置に関し、特に、情報処
理装置のデータ制御に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an information processing device, and particularly to data control of the information processing device.
従来、この種の情報処理装置は、メモリ装置か
らのリードデータバスと、前記リードデータバス
にデータが乗つていることを表示するデータ確定
信号線と、前記データ確定信号が発生する毎にト
グルする第１のトグルフロツプ５４と、前記第１
のトグルフロツプ５４の負側出力とデータ確定信
号との論理積をとる第１のAND回路５６と、前
記第１のAND回路５６の出力が“１”の時にセ
ツトされる第１のフリツプフロツプ６０と、前記
第１のフリツプフロツプ６０がセツトされると同
時にリードデータバスの内容が第１のバツフアレ
ジスタ５０にセツトできる様に接続され、前記第
１のトグルフロツプ５４の正側出力とデータ確定
信号との論理積をとる第２のAND回路５７と、
前記第２のAND回路５７の出力が“１”の時に
セツトされる第２のフリツプフロツプ６１と、前
記第２のフリツプフロツプ６１がセツトされると
同時にリードデータバスの内容が第２のバツフア
レジスタ５２にセツトできる様に接続され、前記
第１のリードバツフアレジスタ５０と前記第２の
リードバツフアレジスタ５２とを２ワード幅で選
択する選択回路５３とにより構成され、第１のフ
リツプフロツプ６０もしくは第２のフリツプフロ
ツプ６１のどちらか少なくとも一方が“１”にな
つた時にバツフアレジスタ５０又は５２の内容を
読出し、同時に選択回路５３を切替える様になつ
ていた。 Conventionally, this type of information processing device has a read data bus from a memory device, a data confirmation signal line that indicates that data is on the read data bus, and a data confirmation signal line that toggles every time the data confirmation signal is generated. a first toggle flop 54;
a first AND circuit 56 that takes the logical product of the negative output of the toggle flop 54 and the data confirmation signal; a first flip-flop 60 that is set when the output of the first AND circuit 56 is "1"; The first flip-flop 60 is connected so that the contents of the read data bus can be set to the first buffer register 50 at the same time as the first flip-flop 60 is set, and the logic between the positive output of the first toggle-flop 54 and the data confirmation signal is connected. a second AND circuit 57 that takes the product;
The second flip-flop 61 is set when the output of the second AND circuit 57 is "1", and the contents of the read data bus are transferred to the second buffer register 52 at the same time as the second flip-flop 61 is set. and a selection circuit 53 that selects the first read buffer register 50 and the second read buffer register 52 in a two-word width, When at least one of the two flip-flops 61 becomes "1", the contents of the buffer register 50 or 52 are read out and the selection circuit 53 is switched at the same time.
このために、リードデータバスが２ワード幅あ
つても奇数番地からメモリアクセスをした場合に
は２回メモリアクセスを実行し、更にマイクロプ
ログラムにより上位ワードと下位ワードを組合せ
て２ワードを構成していたために、命令の実行ス
ピードが低下する欠点があつた。 For this reason, even if the read data bus is 2 words wide, if a memory access is made from an odd numbered address, the memory access is executed twice, and the microprogram combines the upper and lower words to form 2 words. Therefore, there was a drawback that the instruction execution speed decreased.
本発明は従来の上記欠点を解消する為になされ
たものであり、従つて本発明の目的は、２ワード
幅の第１及び第２のバツフアを１ワード単位の選
択回路と接続することにより、奇数番地からの２
ワードデータを２回のメモリアクセスのみで、マ
イクロプログラムによる編集を必要とせずに得る
ことができる新規な情報処理装置を提供すること
にある。 The present invention has been made in order to eliminate the above-mentioned drawbacks of the conventional art, and therefore, an object of the present invention is to connect the first and second buffers each having a width of 2 words to a selection circuit in units of 1 word. 2 from odd number address
An object of the present invention is to provide a new information processing device that can obtain word data with only two memory accesses and without the need for editing by a microprogram.
本発明の上記目的は、複数の命令からなるプロ
グラムとデータを格納するメモリ装置と、メモリ
内の命令の番地を指定するカウントアツプ可能な
プログラムレジスタと、前記メモリ装置のアドレ
スを指定するカウントアツプ可能なアドレスレジ
スタと、前記メモリ装置から２ワード幅でデータ
及びプログラムを読出し可能なリードデータバス
と、前記リードデータバスと接続されている２組
のバツフアレジスタ１，２と、前記メモリ装置か
らデータが前記リードデータバスに乗つている事
を表示するACK（データ確定）信号線と、前記
ACK信号が発生する毎に順次トグルするトグル
フロツプ１と、前記トグルフロツプ１の負側出力
と、データ確定信号との論理積をとるAND回路
１と、前記AND回路１の出力が“１”の時にセ
ツトされるフリツプフロツプ１と、前記AND回
路１の出力が“１”の時にリードデータバスの内
容がバツフアレジスタ１にセツトできる様に接続
した接続回路と、前記トグルフロツプ１の正側出
力とデータ確定信号との論理積をとるAND回路
２と、前記AND回路２の出力が“１”の時にセ
ツトされるフリツプフロツプ２と、前記AND回
路２の出力が“１”の時にリードデータバスの内
容がバツフアレジスタ２にセツトできる様に接続
した接続回路と、前記バツフアレジスタ１と前記
バツフアレジスタ２の出力をワード単位で選択で
きる選択回路と接続し、前記バツフアレジスタ１
又は２の内容を前記選択回路を経由してデータを
読出す毎にトグルするトグルフロツプ２と前記ト
グルフロツプ２の負側出力とトグル（セレクト）
信号との論理積をとるAND回路３と、前記AND
回路３の出力が“１”の時に前記フリツプフロツ
プ１がリセツトされる様に接続し、更に前記トグ
ルフロツプ２の正側出力信号とトグル信号との論
理積をとるAND回路４と、前記AND回路４の出
力が“１”の時に前記フリツプフロツプ２がリセ
ツトされる様に接続し、前記トグルフロツプの出
力と前記選択回路の選択指定入力とを接続する接
続回路と、前記フリツプフロツプ１と前記フリツ
プフロツプ２との論理積をとるAND回路５を具
備し、データを読出す時に奇数ワードから始まつ
ているデータであつても２ワード単位で読出し可
能なバツフア回路を持つた情報処理装置、によつ
て達成される。 The above object of the present invention is to provide a memory device that stores a program and data consisting of a plurality of instructions, a program register that can be counted up to specify the address of an instruction in the memory, and a program register that can be counted up to specify the address of the memory device. a read data bus capable of reading data and programs in two-word width from the memory device; two sets of buffer registers 1 and 2 connected to the read data bus; an ACK (data confirmation) signal line indicating that the read data bus is on the read data bus;
A toggle flop 1 which toggles sequentially every time an ACK signal is generated, an AND circuit 1 which takes the AND of the negative output of the toggle flop 1 and the data confirmation signal, and is set when the output of the AND circuit 1 is "1". a flip-flop 1, a connection circuit connected so that the contents of the read data bus can be set in the buffer register 1 when the output of the AND circuit 1 is "1", the positive output of the toggle-flop 1, and a data confirmation signal. an AND circuit 2 that takes the logical product of the AND circuit 2, a flip-flop 2 that is set when the output of the AND circuit 2 is "1", and a flip-flop 2 that sets the contents of the read data bus as a buffer when the output of the AND circuit 2 is "1". A connecting circuit is connected to enable setting in register 2, and a selection circuit is connected to select the outputs of buffer register 1 and buffer register 2 in units of words.
or a toggle flop 2 that toggles the contents of 2 each time data is read out via the selection circuit, and a toggle flop 2 that toggles (selects) the negative side output of the toggle flop 2;
AND circuit 3 that performs logical product with the signal;
An AND circuit 4 is connected so that the flip-flop 1 is reset when the output of the circuit 3 is "1", and an AND circuit 4 is connected to take the logical product of the positive output signal of the toggle flop 2 and the toggle signal. A connection circuit that connects the flip-flop 2 so that it is reset when the output is "1" and connects the output of the toggle-flop and the selection designation input of the selection circuit, and a logical product of the flip-flop 1 and the flip-flop 2. This is achieved by an information processing device that is equipped with an AND circuit 5 that takes 2 words, and has a buffer circuit that can read data in units of 2 words even if the data starts from an odd word when reading data.
次に本発明をその良好な一実施例について図面
を参照して具体的に説明する。 Next, a preferred embodiment of the present invention will be specifically explained with reference to the drawings.
第２図は本発明に係る情報処理装置の一実施例
を示すブロツク構成図である。第２図において、
本発明の一実施例は、プログラム及びデータを記
憶するメモリ装置１と、メモリ装置１からの読出
データを一時的にたくわえるバツフア回路２（詳
細は第３図で説明する）と、前記メモリ装置１の
アドレスを指定するカウントアツプ可能なアドレ
スレジスタ３と、前記メモリ装置１に格納されて
いる命令の番地を指定するカウントアツプ可能な
プログラムレジスタ４と、演算データを一時的に
たくわえる演算レジスタ５及び演算レジスタ６
と、前記２つの演算レジスタの内容を演算する演
算回路７と、前記メモリ装置１から読出した命令
をセツトする命令レジスタ８と、前記命令レジス
タ８の一部とマイクロ命令の一部より構成される
アドレスによりマイクロプログラム格納メモリの
番地を指定するマイクロプログラムアドレスレジ
スタ９と、マイクロプログラムを格納するマイク
ロプログラム格納メモリ１０と、読出されたマイ
クロ命令をセツトするマイクロ命令レジスタ１１
と、マイクロ命令を解読する解読器１２とから構
成される。 FIG. 2 is a block diagram showing an embodiment of the information processing apparatus according to the present invention. In Figure 2,
One embodiment of the present invention includes a memory device 1 that stores programs and data, a buffer circuit 2 that temporarily stores read data from the memory device 1 (details will be explained in FIG. 3), and the memory device 1. an address register 3 that can be counted up to specify the address of an instruction stored in the memory device 1, a program register 4 that can be counted up to specify the address of an instruction stored in the memory device 1, an arithmetic register 5 that temporarily stores operation data, and an operation register 5 that can temporarily store operation data. register 6
, an arithmetic circuit 7 that calculates the contents of the two arithmetic registers, an instruction register 8 that sets the instructions read from the memory device 1, a part of the instruction register 8, and a part of the microinstruction. A microprogram address register 9 that specifies the address of the microprogram storage memory by an address, a microprogram storage memory 10 that stores the microprogram, and a microinstruction register 11 that sets the read microinstruction.
and a decoder 12 for decoding microinstructions.
第３図は第２図に示したバツフア回路２の詳細
なブロツク構成図であり、次に第３図を使用して
バツフア回路２について詳細に説明する。 FIG. 3 is a detailed block diagram of the buffer circuit 2 shown in FIG. 2. Next, the buffer circuit 2 will be explained in detail using FIG.
このバツフア回路２は、次のように構成されて
いる。参照番号１００はメモリ装置１からの読出
データを乗せる２ワード幅のリードデータバスで
あり、前記リードデータバス１００は２組の２ワ
ード幅の第１バツフアレジスタ２０及び第２バツ
フアレジスタ２１に接続されている。２２は前記
第１バツフアレジスタ２０の上位１ワードと下位
１ワードと前記第２バツフアレジスタ２１の上位
１ワードと下位１ワードの４組の入力のうちのた
だ１組を選択する第１選択回路を示し、23は前記
第１バツフアレジスタ２０の上位１ワードと下位
１ワードと前記第２バツフアレジスタ２１の上位
１ワードと下位１ワードの４組の入力のうちのた
だ１組を選択する第２選択回路を示している。前
記選択回路２２，２３の出力は出力データ線１０
２に接続されている。 This buffer circuit 2 is constructed as follows. Reference number 100 is a 2-word wide read data bus that carries read data from the memory device 1, and the read data bus 100 is connected to two sets of 2-word wide first and second buffer registers 20 and 21. It is connected. Reference numeral 22 denotes a first selection for selecting only one set out of four sets of inputs: one upper word and one lower word of the first buffer register 20 and one upper word and one lower word of the second buffer register 21. The circuit is shown in which 23 selects only one of four sets of inputs: one upper word and one lower word of the first buffer register 20 and one upper word and one lower word of the second buffer register 21. The second selection circuit shown in FIG. The outputs of the selection circuits 22 and 23 are connected to the output data line 10.
Connected to 2.
１０１は前記メモリ装置からの読出データがリ
ードデータバス１００に乗つていることを表示す
るデータ確定信号線を示し、２４は前記データ確
定信号線１０１が“１”になるごとにトグルする
第１トグルフロツプである。前記第１トグルフロ
ツプ２４の負側出力にはこの負側出力とデータ確
定信号線１０１との論理積をとる第1AND回路２
５が接続され、この第1AND回路２５の出力は、
前記第1AND回路２５の出力が“１”の時にセツ
トされる第１フリツプフロツプ２７に接続され、
更にリードデータバス１００の内容を第１バツフ
アレジスタ２０にセツトする様に接続される。
又、前記第１トグルフロツプ２４の正側出力には
この正側出力とデータ確定信号線１０１との論理
積をとる第2AND回路２６が接続され、この第
2AND回路２６の出力は、前記第2AND回路２６
の出力が“１”の時にセツトされる第２フリツプ
フロツプ２８に接続され、更にリードデータバス
１００の内容を第２バツフアレジスタ２１にセツ
トする様に接続される。 Reference numeral 101 indicates a data confirmation signal line indicating that read data from the memory device is on the read data bus 100, and reference numeral 24 indicates a first toggle flop that toggles each time the data confirmation signal line 101 becomes "1". It is. The negative side output of the first toggle flop 24 is connected to a first AND circuit 2 which performs the logical product of this negative side output and the data confirmation signal line 101.
5 is connected, and the output of this first AND circuit 25 is
connected to a first flip-flop 27 that is set when the output of the first AND circuit 25 is "1";
Furthermore, it is connected to set the contents of the read data bus 100 in the first buffer register 20.
Further, a second AND circuit 26 is connected to the positive side output of the first toggle flop 24, which takes a logical product of this positive side output and the data confirmation signal line 101.
The output of the 2AND circuit 26 is
It is connected to a second flip-flop 28 which is set when the output of the read data bus 100 is "1", and is further connected to set the contents of the read data bus 100 in the second buffer register 21.
参照番号１０３はマイクロプログラムにより選
択回路２２又は２３を経由してバツフアレジスタ
２０又は２１のデータを読んだ時に発生するセレ
クト（トグル）信号を出力するセレクト（トグ
ル）信号線を示し、前記セレクト信号線１０３が
“１”になるごとに第２トグルフロツプ２９はト
グルする。３０は前記第２トグルフロツプ２９の
負側出力とセレクト信号線１０３との論理積をと
る第3AND回路を示し、この第3AND回路３０は
その出力が“１”の時に第１フリツプフロツプ２
７をリセツトする様に接続されている。３１は前
記第２トグルフロツプ２９の正側出力とセレクト
信号線１０３との論理積をとる第4AND回路を示
し、この第4AND回路３１はその出力が“１”の
時に第２フリツプフロツプ２８をリセツトする様
に接続されている。 Reference number 103 indicates a select (toggle) signal line that outputs a select (toggle) signal generated when data in the buffer register 20 or 21 is read via the select circuit 22 or 23 by the microprogram, and the select signal line The second toggle flop 29 toggles each time line 103 goes to "1". Reference numeral 30 indicates a third AND circuit that performs a logical AND operation between the negative output of the second toggle flop 29 and the select signal line 103. When the output of the third AND circuit 30 is "1", the output of the first flip-flop 2 is
It is connected to reset 7. Reference numeral 31 denotes a fourth AND circuit that performs the logical product of the positive output of the second toggle flop 29 and the select signal line 103, and this fourth AND circuit 31 resets the second flip-flop 28 when its output is "1". It is connected to the.
又、第２図のマイクロプログラム解読器１２の
出力によりメモリ要求が奇数番地から２ワード必
要とする時に、第３フリツプフロツプ３６を
“１”にセツトする。第３フリツプフロツプ３６
は解読器１２の出力によりリセツトが可能であ
る。３３は第１フリツプフロツプ２７と第２フリ
ツプフロツプ２８の論理積をとるAND回路を示
し、３４は同様に論理和をとるOR回路を示して
いる。３５はAND回路３３とOR回路３４の出力
をフリツプフロツプ３６により切替える切替回路
を示し、この切替回路３５の出力はレデイ信号線
１０４に接続されている。 Further, when the memory request requires two words from an odd address according to the output of the microprogram decoder 12 of FIG. 2, the third flip-flop 36 is set to "1". 3rd flip-flop 36
can be reset by the output of the decoder 12. Reference numeral 33 denotes an AND circuit that takes the AND of the first flip-flop 27 and the second flip-flop 28, and 34 denotes an OR circuit that takes the AND of the first flip-flop 27 and the second flip-flop 28. Reference numeral 35 indicates a switching circuit which switches the outputs of the AND circuit 33 and the OR circuit 34 using a flip-flop 36, and the output of this switching circuit 35 is connected to the ready signal line 104.
本発明は、以上説明した様に、２ワード幅のバ
ツフアレジスタを２組のワード単位の選択回路に
より切替えることにより、奇数番地から始まる２
ワードデータをマイクロプログラムの手助けを必
要とせずに得る事ができるために、命令の実行速
度を速める効果がある。 As explained above, the present invention provides two word-wide buffer registers starting from an odd address by switching two word-wide buffer registers using two word-by-word selection circuits.
Since word data can be obtained without the aid of a microprogram, it has the effect of increasing the speed of instruction execution.
第１図は従来のバツフア回路のブロツク図、第
２図は本発明を含む情報処理装置のブロツク構成
図、第３図は第２図に示したバツフア回路の詳細
なブロツク構成図である。
１……メモリ装置、２……バツフア回路、３…
…アドレスレジスタ、４……プログラムレジス
タ、５，６……演算レジスタ、７……演算回路、
８……命令レジスタ、９……マイクロプログラム
アドレスレジスタ、１０……マイクロプログラム
格納メモリ、１１……マイクロ命令レジスタ、１
２……解読器、２０……第１バツフアレジスタ、
２１……第２バツフアレジスタ、２２……第１選
択回路、２３……第２選択回路、２４……第１ト
グルフロツプ、２５……第1AND回路、２６……
第2AND回路、２７……第１フリツプフロツプ、
２８……第２フリツプフロツプ、２９……第２ト
グルフロツプ、３０……第3AND回路、３１……
第4AND回路、３２……AND回路、３３……
AND回路、３４……OR回路、３５……切替回
路、３６……第３フリツプフロツプ、５０……第
１バツフアレジスタ、５１……第２バツフアレジ
スタ、５３……選択回路、５４……第１トグルフ
ロツプ、５５……第２トグルフロツプ、５６……
第1AND回路、５７……第2AND回路、５８……
第3AND回路、５９……第4AND回路、６０……
第１フリツプフロツプ、６１……第２フリツプフ
ロツプ、６２……OR回路、１００……リードデ
ータバス、１０１……データ確定信号線、１０２
……出力データバス、１０３……セレクト信号
線、１０４……レデイ信号線。
FIG. 1 is a block diagram of a conventional buffer circuit, FIG. 2 is a block diagram of an information processing apparatus including the present invention, and FIG. 3 is a detailed block diagram of the buffer circuit shown in FIG. 2. 1...Memory device, 2...Buffer circuit, 3...
...Address register, 4...Program register, 5, 6...Arithmetic register, 7...Arithmetic circuit,
8...Instruction register, 9...Microprogram address register, 10...Microprogram storage memory, 11...Microinstruction register, 1
2...Decoder, 20...First buffer register,
21... Second buffer register, 22... First selection circuit, 23... Second selection circuit, 24... First toggle flop, 25... First AND circuit, 26...
2nd AND circuit, 27... 1st flip-flop,
28...Second flip-flop, 29...Second toggle flop, 30...Third AND circuit, 31...
4th AND circuit, 32...AND circuit, 33...
AND circuit, 34...OR circuit, 35...switching circuit, 36...third flip-flop, 50...first buffer register, 51...second buffer register, 53...selection circuit, 54...th 1st toggle flop, 55... 2nd toggle flop, 56...
1st AND circuit, 57... 2nd AND circuit, 58...
3rd AND circuit, 59... 4th AND circuit, 60...
1st flip-flop, 61...2nd flip-flop, 62...OR circuit, 100...read data bus, 101...data confirmation signal line, 102
...Output data bus, 103...Select signal line, 104...Ready signal line.
Claims (1)
納するメモリ装置と、該メモリ装置内の命令の番
地を指定するカウントアツプ可能なプログラムレ
ジスタと、前記メモリ装置のアドレスを指定する
カウントアツプ可能なアドレスレジスタと、前記
メモリ装置から２ワード幅でデータ及びプログラ
ムを読出し可能なリードデータバスと、前記リー
ドデータバスに接続されている第１及び第２のバ
ツフアレジスタと、前記メモリ装置からのデータ
が前記リードデータバスに乗つている事を表示す
るデータ確定信号線と、前記データ確定信号が発
生するごとに“０”→“１”→“０”の様に順次
トグルする第１のトグルフロツプと、前記第１の
トグルフロツプの負側出力とデータ確定信号との
論理積をとる第１のAND回路と、該第１のAND
回路の出力が“１”の時にセツトされる第１のフ
リツプフロツプと、前記第１のAND回路の出力
が“１”の時に前記リードデータバスの内容が前
記第１のバツフアレジスタにセツトできる様に接
続された接続回路と、前記第１のトグルフロツプ
の正側出力とデータ確定信号との論理積をとる第
２のAND回路と、前記第２のAND回路の出力が
“１”の時にセツトされる第２のフリツプフロツ
プと、前記第２のAND回路の出力が“１”の時
に前記リードデータバスの内容が前記第２のバツ
フアレジスタにセツトできる様に接続された接続
回路と、前記第１のバツフアレジスタと前記第２
のバツフアレジスタの出力をワード単位で選択で
きる選択回路と、前記第１又は第２のバツフアレ
ジスタの内容を前記選択回路を経由して読出すご
とにトグルする第２のトグルフロツプと、前記第
２のトグルフロツプの負側出力とトグル信号との
論理積をとる第３のAND回路と、前記第３の
AND回路の出力が“１”の時に前記第１のフリ
ツプフロツプがリセツトできる様に接続された接
続回路と、前記第２のトグルフロツプの正側出力
とトグル信号との論理積をとる第４のAND回路
と、前記第４のAND回路の出力が“１”の時に
前記第２のフリツプフロツプがリセツトできる様
に接続された接続回路と、前記トグルフロツプの
出力と前記選択回路の選択指定入力とを接続する
接続回路と、前記第１のフリツプフロツプと前記
第２のフリツプフロツプとの論理積をとる第５の
AND回路とを具備し、データを読出す時に奇数
ワードから始まつているデータであつても２ワー
ド単位で読出し可能なバツフア回路を有すること
を特徴とした情報処理装置。1. A memory device that stores programs and data consisting of a plurality of instructions, a program register that can be counted up to specify the address of an instruction in the memory device, and an address register that can be counted up to specify the address of the memory device. , a read data bus capable of reading data and programs in a two-word width from the memory device; first and second buffer registers connected to the read data bus; a data confirmation signal line that indicates that the data bus is on the data bus; a first toggle flop that toggles sequentially from "0" to "1" to "0" each time the data confirmation signal is generated; a first AND circuit that takes the AND of the negative output of the first toggle flop and the data confirmation signal;
A first flip-flop is set when the output of the circuit is "1", and the contents of the read data bus can be set in the first buffer register when the output of the first AND circuit is "1". and a second AND circuit that takes the AND of the positive output of the first toggle flop and the data confirmation signal, and is set when the output of the second AND circuit is "1". a second flip-flop, a connection circuit connected so that the contents of the read data bus can be set in the second buffer register when the output of the second AND circuit is "1"; buffer register and the second
a selection circuit that can select the output of the buffer register in word units; a second toggle flop that toggles each time the contents of the first or second buffer register are read via the selection circuit; a third AND circuit that takes the logical product of the negative output of the second toggle flop and the toggle signal;
a connection circuit connected so that the first flip-flop can be reset when the output of the AND circuit is "1"; and a fourth AND circuit that takes the logical product of the positive output of the second toggle flop and the toggle signal. , a connection circuit connected so that the second flip-flop can be reset when the output of the fourth AND circuit is "1", and a connection connecting the output of the toggle flop and the selection designation input of the selection circuit. a fifth flip-flop which performs a logical product of the first flip-flop and the second flip-flop;
1. An information processing device comprising an AND circuit and a buffer circuit capable of reading data in units of two words even if the data starts from an odd word when reading data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7904182A JPS58195253A (en) | 1982-05-10 | 1982-05-10 | Information processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7904182A JPS58195253A (en) | 1982-05-10 | 1982-05-10 | Information processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58195253A JPS58195253A (en) | 1983-11-14 |
| JPS6226729B2 true JPS6226729B2 (en) | 1987-06-10 |
Family
ID=13678825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7904182A Granted JPS58195253A (en) | 1982-05-10 | 1982-05-10 | Information processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58195253A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6285325A (en) * | 1985-10-11 | 1987-04-18 | Hitachi Ltd | Editing instruction processing system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5434645A (en) * | 1977-08-23 | 1979-03-14 | Hitachi Ltd | Order draw-out system |
-
1982
- 1982-05-10 JP JP7904182A patent/JPS58195253A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5434645A (en) * | 1977-08-23 | 1979-03-14 | Hitachi Ltd | Order draw-out system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58195253A (en) | 1983-11-14 |
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