JPH01311350A - チャネル・インターフェイス回路 - Google Patents
チャネル・インターフェイス回路Info
- Publication number
- JPH01311350A JPH01311350A JP14333888A JP14333888A JPH01311350A JP H01311350 A JPH01311350 A JP H01311350A JP 14333888 A JP14333888 A JP 14333888A JP 14333888 A JP14333888 A JP 14333888A JP H01311350 A JPH01311350 A JP H01311350A
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- JP
- Japan
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- data
- byte
- host computer
- transfer
- interface circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、アクセスの基本単位が定められているデバイ
スを入出力バスによって接続し、かつこのデバイスをチ
ャネル・バスによってホスト計算機に接続するチャネル
・インターフェイス回路に関するものである。
スを入出力バスによって接続し、かつこのデバイスをチ
ャネル・バスによってホスト計算機に接続するチャネル
・インターフェイス回路に関するものである。
〈従来の技術〉
チャネル・インターフェイス回路を用いた一般的なシス
テム構成を第４図に表わす。
テム構成を第４図に表わす。
この図において、１はチャネル・インターフェイス回路
であり、チャネル・バスＣＢによりホスト計３！機２と
接続され、一方、入出力バスｌ１０Ｂによりデバイス３
と＃＃枕される。チャネル・インターフェイス回路１は
、ホスト計算Ｒ２とデバイス３とのデータ、コマンド等
の送受信に関与する。
であり、チャネル・バスＣＢによりホスト計３！機２と
接続され、一方、入出力バスｌ１０Ｂによりデバイス３
と＃＃枕される。チャネル・インターフェイス回路１は
、ホスト計算Ｒ２とデバイス３とのデータ、コマンド等
の送受信に関与する。
デバイス３は、通常デバイス・コントローラ３１とブロ
ック・デバイス３２より一体に構成され、ブロック・デ
バイス３２は、例えばアクセスの基本単位が一定サイズ
のブロック（セクタ単位等）に定められているディスク
装置である。
ック・デバイス３２より一体に構成され、ブロック・デ
バイス３２は、例えばアクセスの基本単位が一定サイズ
のブロック（セクタ単位等）に定められているディスク
装置である。
また、入出力バスｌ１０Ｂとして、ＳＣ３Ｉ（Ｓｍａｌ
ｌ Ｃｏｎｐｕｔｅｒ ５ｙｓｔｅｎ＋ １ ｎｔｅ
ｒｆａｃｅ）バスを想定している。
ｌ Ｃｏｎｐｕｔｅｒ ５ｙｓｔｅｎ＋ １ ｎｔｅ
ｒｆａｃｅ）バスを想定している。
この例で、通常、ホスト計算機２はデータ、コマンド等
の情報をセクタ単位でデバイス３にアクセスしている。
の情報をセクタ単位でデバイス３にアクセスしている。
〈発明が解決しようとする課題〉
このようなシステムにおいて、ホスト計算機２がセクタ
単位でなくバイト単位にデバイスにアクセスを行う場合
があり、従来は、バイト・アクセス機能を有するデバイ
ス・コントローラ３２を用いていた。
単位でなくバイト単位にデバイスにアクセスを行う場合
があり、従来は、バイト・アクセス機能を有するデバイ
ス・コントローラ３２を用いていた。
しかしながら、入出力バスｌ１０Ｂに接続されるデバイ
ス３にはバイト・アクセス機能を有しないデバイス・コ
ントローラ３１が設置されていることもあり、ホスト計
Ｘ機２からのバイト単位のデータ要求に対応することが
できないことがあった。
ス３にはバイト・アクセス機能を有しないデバイス・コ
ントローラ３１が設置されていることもあり、ホスト計
Ｘ機２からのバイト単位のデータ要求に対応することが
できないことがあった。
このため、バイト・アクセス機能を有しないデバイスを
システムに接続する際は、ホスト計３！機側のソフトウ
ェアのアクセス方式を変更しなければならず、ホスト計
算機側のソフトウェア構成が複雑になるという問題があ
った。
システムに接続する際は、ホスト計３！機側のソフトウ
ェアのアクセス方式を変更しなければならず、ホスト計
算機側のソフトウェア構成が複雑になるという問題があ
った。
本発明はこのような課題を解決するものであり、どのよ
うなデバイスが接続されてもホスト計算機のソフトウェ
アを変更することがないようにチャネル・インターフェ
イス回路を構成することを目的とする。
うなデバイスが接続されてもホスト計算機のソフトウェ
アを変更することがないようにチャネル・インターフェ
イス回路を構成することを目的とする。
く課題を解決するための手段〉
本発明は、上記の課題を解決するため、チャネル・イン
ターフェイス回路にバイト単位のアクセス機能を持たせ
るようにしたものであり、その構成は次の通りである。
ターフェイス回路にバイト単位のアクセス機能を持たせ
るようにしたものであり、その構成は次の通りである。
即ち、アクセスの基本単位ブロックが定められているデ
バイスを入出力バスによって接続し、かつこのデバイス
をチャネル・バスによってホスト計算機に接続するチャ
ネル・インターフェイス回路において、前記ホスト計算
機からのアクセス要求がブロック単位かバイト単位かを
判定する判定機能部と、前記デバイスが扱うブロックと
前記アクセス要求中のデータ・バイト数との長さの差を
バイト数で算出する算出機能部と、前記デバイスに対し
てダミー・データを転送する送出機能部と、前記デバイ
スからのデータを読み捨てる読み捨て機能部とを有する
チャネル・インターフェイス回路である。
バイスを入出力バスによって接続し、かつこのデバイス
をチャネル・バスによってホスト計算機に接続するチャ
ネル・インターフェイス回路において、前記ホスト計算
機からのアクセス要求がブロック単位かバイト単位かを
判定する判定機能部と、前記デバイスが扱うブロックと
前記アクセス要求中のデータ・バイト数との長さの差を
バイト数で算出する算出機能部と、前記デバイスに対し
てダミー・データを転送する送出機能部と、前記デバイ
スからのデータを読み捨てる読み捨て機能部とを有する
チャネル・インターフェイス回路である。
く作用〉
本発明のチャネル・インターフェイス回路は、ホスト計
算機からのアクセス要求がセクタ単位でなくバイト単位
である時に、デバイス側へデータ転送する際は設定され
たバイト数分データ転送後ダミー・データを送信し、ホ
スト側へデータ転送する際は設定されたバイト数分デー
タ転送後残りのデータを読み捨てる。
算機からのアクセス要求がセクタ単位でなくバイト単位
である時に、デバイス側へデータ転送する際は設定され
たバイト数分データ転送後ダミー・データを送信し、ホ
スト側へデータ転送する際は設定されたバイト数分デー
タ転送後残りのデータを読み捨てる。
〈実施例〉
第１図は本発明を実施したチャネル・インターフェイス
回路の構成を表わす図である。
回路の構成を表わす図である。
この図において、１１は回路全体の動作を制御するＣＰ
Ｕ、１２はデバイスに接続する入出力バス（ＳＣ３Ｉバ
ス）ＩｌｏＢのプロトコルを制御する入出力バス制御部
、１３はチャネル・バスＣＢのプロトコルを制御するチ
ャネル・バス制御部、１４．１５はデータ・バス、１６
．１７はアドレス・バス、１８．１９は入出力バス制御
部１２とチャネル・バス制御部１３との間でＤＭＡ転送
を行う際のハンド・シェイク信号を転送する制御ライン
である。
Ｕ、１２はデバイスに接続する入出力バス（ＳＣ３Ｉバ
ス）ＩｌｏＢのプロトコルを制御する入出力バス制御部
、１３はチャネル・バスＣＢのプロトコルを制御するチ
ャネル・バス制御部、１４．１５はデータ・バス、１６
．１７はアドレス・バス、１８．１９は入出力バス制御
部１２とチャネル・バス制御部１３との間でＤＭＡ転送
を行う際のハンド・シェイク信号を転送する制御ライン
である。
このような構成により、ＣＰＵＩＩはホスト計算機側か
らチャネル・バスＣＢを介して与えられるデータ、また
はデバイスＩＩ！！Ｉから入出力バスｌ１０Ｂを介して
与えられるデータの送受信制御を行う。
らチャネル・バスＣＢを介して与えられるデータ、また
はデバイスＩＩ！！Ｉから入出力バスｌ１０Ｂを介して
与えられるデータの送受信制御を行う。
以上は一般的なチャネル・インターフェイス回路の構成
図であるが、本発明のチャネル・インターフェイス回路
はＣＰＵＩＩのデータ転送制御に特徴がある。
図であるが、本発明のチャネル・インターフェイス回路
はＣＰＵＩＩのデータ転送制御に特徴がある。
第２図にこのようなチャネル・インターフェイス回路の
一般的な動作を表わすフローチャートを示す。
一般的な動作を表わすフローチャートを示す。
チャネル・インターフェイス回路は、ホスト計算機側か
らアクセス要求があると、その受信処理を行い、該当す
る下位デバイスの選択処理を行う。
らアクセス要求があると、その受信処理を行い、該当す
る下位デバイスの選択処理を行う。
次に選択した下位デバイスに対してコマンドを送信し、
データ転送処理後、下位デバイスからのスティタスを受
信し、このスティタスをホスト計算機側へ送信して１つ
の処理を終了する。
データ転送処理後、下位デバイスからのスティタスを受
信し、このスティタスをホスト計算機側へ送信して１つ
の処理を終了する。
本発明の特徴部は、データ転送処理にあり、この転送処
理の内容を詳しく第４図のフローチャートに示す。
理の内容を詳しく第４図のフローチャートに示す。
このデータ転送処理にあって、はじめに、このチャネル
・インターフェイス回路は、ホスト計算機から要求され
たバイト数のデータのＤＭＡ転送を起動し、データ転送
を実行する。
・インターフェイス回路は、ホスト計算機から要求され
たバイト数のデータのＤＭＡ転送を起動し、データ転送
を実行する。
ＤＭＡ動作即ちデータ転送が終了すると、ＣＰｕ１１は
このデータ転送かバイト・アクセス要求か否かを判断す
る。
このデータ転送かバイト・アクセス要求か否かを判断す
る。
バイト・アクセスでかつデータの転送方向が入出力バス
ｌ１０Ｂ方向である場合は、１バイトずつダミー・デー
タ（任意の値）を転送し、現在アクセスされているデバ
イスの当該セクタが埋まるまでこのダミー・デー転送を
実行する。
ｌ１０Ｂ方向である場合は、１バイトずつダミー・デー
タ（任意の値）を転送し、現在アクセスされているデバ
イスの当該セクタが埋まるまでこのダミー・デー転送を
実行する。
これにより、ホスト計算機側から指定されたバイト単位
のデータ長さと、デバイスが扱うセクタ長さとが対応す
る。
のデータ長さと、デバイスが扱うセクタ長さとが対応す
る。
また、バイト・アクセスでかつデータ転送方向かチャネ
ル・バスＣＢ方向である場合は、現在アクセスされてい
るデバイスの当該セクタ内のデータか全て読み出される
まで１バイト・データ読み捨て処理を実行する。
ル・バスＣＢ方向である場合は、現在アクセスされてい
るデバイスの当該セクタ内のデータか全て読み出される
まで１バイト・データ読み捨て処理を実行する。
これにより、デバイス側から転送されたセクタ単位のデ
ータ長さがポスト側で扱うバイト単位のデータ長さに対
応する。
ータ長さがポスト側で扱うバイト単位のデータ長さに対
応する。
以上のようにして、データ転送方向によってダミー・デ
ータ送信、１バイト・データ読み捨てを行い、ホスト計
算機で扱うバイト単位データとデバイス側で扱うセクタ
単位のデータの整合性をとる。
ータ送信、１バイト・データ読み捨てを行い、ホスト計
算機で扱うバイト単位データとデバイス側で扱うセクタ
単位のデータの整合性をとる。
〈発明の効果〉
以上述べたように、本発明のチャネル・インターフェイ
ス回路は、ホスト計算機がらのアクセス要求がセクタ単
位でなくバイト単位である時に、デバイス側へデータ転
送する際は設定されたバイト数分データ転送後ダミー・
データを送信し、ポスト側へデータ転送する際は設定さ
れたバイト数分データ転送処理残りのデータを読み捨て
るので、バイト・アクセス機能を有しないデバイスをシ
ステムに接続する場合でも、ホスト計算機側のソフトウ
ェアのアクセス方式を変更する必要なく、ポスト計算機
側に負担がかかることはない。
ス回路は、ホスト計算機がらのアクセス要求がセクタ単
位でなくバイト単位である時に、デバイス側へデータ転
送する際は設定されたバイト数分データ転送後ダミー・
データを送信し、ポスト側へデータ転送する際は設定さ
れたバイト数分データ転送処理残りのデータを読み捨て
るので、バイト・アクセス機能を有しないデバイスをシ
ステムに接続する場合でも、ホスト計算機側のソフトウ
ェアのアクセス方式を変更する必要なく、ポスト計算機
側に負担がかかることはない。
第１図は本発明のチャネル・インターフェイス回路を表
わす構成図、第２図は本発明回路の一般的な動作を表わ
すフローチャート、第３図は本発明回路の動作の特徴を
表わすフローチャート、第４図は本発明が対象とするチ
ャネル・インターフェイス回路を用いたシステムを表わ
す図である。 １・・・チャネル・インターフェイス回路、１１・・・
ＣＰＵ、 １２・・・入出力バス制御部、１３・・
・チャネル・バス制御部、 １４．１５・・・データ・バス、 １６．１７・・・アドレス・バス、 １８．１９・・・制御ライン、ＣＢ・・・チャネル、バ
ス、１１０Ｂ・・・入出力バス、２・・・ポスト計算機
、３・・・デバイス、３１・・・デバイス・コントロー
ラ、３２・・・ブロック・デバイス。 第２図 第３図 第４図
わす構成図、第２図は本発明回路の一般的な動作を表わ
すフローチャート、第３図は本発明回路の動作の特徴を
表わすフローチャート、第４図は本発明が対象とするチ
ャネル・インターフェイス回路を用いたシステムを表わ
す図である。 １・・・チャネル・インターフェイス回路、１１・・・
ＣＰＵ、 １２・・・入出力バス制御部、１３・・
・チャネル・バス制御部、 １４．１５・・・データ・バス、 １６．１７・・・アドレス・バス、 １８．１９・・・制御ライン、ＣＢ・・・チャネル、バ
ス、１１０Ｂ・・・入出力バス、２・・・ポスト計算機
、３・・・デバイス、３１・・・デバイス・コントロー
ラ、３２・・・ブロック・デバイス。 第２図 第３図 第４図
Claims (1)
- （１）アクセスの基本単位ブロックが定められているデ
バイスを入出力バスによって接続し、かつこのデバイス
をチャネル・バスによってホスト計算機に接続するチャ
ネル・インターフェイス回路において、前記ホスト計算
機からのアクセス要求がブロック単位かバイト単位かを
判定する判定機能部と、前記デバイスが扱うブロックと
前記アクセス要求中のデータ・バイト数との長さの差を
バイト数で算出する算出機能部と、前記デバイスに対し
てダミー・データを転送する送出機能部と、前記デバイ
スからのデータを読み捨てる読み捨て機能部とを有する
チャネル・インターフェイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14333888A JPH01311350A (ja) | 1988-06-10 | 1988-06-10 | チャネル・インターフェイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14333888A JPH01311350A (ja) | 1988-06-10 | 1988-06-10 | チャネル・インターフェイス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01311350A true JPH01311350A (ja) | 1989-12-15 |
Family
ID=15336463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14333888A Pending JPH01311350A (ja) | 1988-06-10 | 1988-06-10 | チャネル・インターフェイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01311350A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6453368B2 (en) * | 1997-04-22 | 2002-09-17 | Sony Computer Entertainment, Inc. | Adding a dummy data or discarding a portion of data in a bus repeater buffer memory for a second data transfer to a second bus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61255429A (ja) * | 1985-05-07 | 1986-11-13 | Nec Corp | デ−タ転送制御回路 |
-
1988
- 1988-06-10 JP JP14333888A patent/JPH01311350A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61255429A (ja) * | 1985-05-07 | 1986-11-13 | Nec Corp | デ−タ転送制御回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6453368B2 (en) * | 1997-04-22 | 2002-09-17 | Sony Computer Entertainment, Inc. | Adding a dummy data or discarding a portion of data in a bus repeater buffer memory for a second data transfer to a second bus |
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