JPH0339672A - Semiconductor integrated circuit - Google Patents

Abstract

PURPOSE:To decrease the number of external terminals and to prevent an overhead from increasing by providing a test signal pending means or signal switching means to a newly designed unit circuit where a unit circuit which are already designed are connected to an output side or input side. CONSTITUTION:When a test is conducted, registers 4 - 6 are switched with the signal of a switching terminal 53 so as to function corresponding to data of input signal lines 101 - 103 to a unit circuit B2, and data held by the registers 4 - 6 are shifted with a clock signal 54 and outputted 55 in order. In this state, a unit circuit A1 is therefore tested individually. Then the registers 4 - 6 are switched 53 so as to function corresponding to data from an external input terminal 52 and the data from the terminal 52 is held in the register 4 - 6 while shifted with the clock signal 54. Then selectors 7 - 9 are switched 51 so as to input the data to the unit circuit A3 and optional data from the terminal 52 is inputted to the circuit A3 through signal lines 104 - 106. In this state, the circuit A3 is therefore tested individually.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に複数の単位回路に
より構成される半導体集積回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit, and particularly to a semiconductor integrated circuit constituted by a plurality of unit circuits.

〔従来の技術〕[Conventional technology]

近年、半導体集積回路は大規模化しており、製造完了段
階における集積回路、の欠陥の有無のテストを行うこと
が困難になってきている。この対応策として、半導体集
積回路のテスト時における回路テストを簡易化するため
に、半導体集積回路の構成方法として、回路分割法また
はスキャンパス法等が常用されている。In recent years, semiconductor integrated circuits have become larger in scale, and it has become difficult to test the presence or absence of defects in integrated circuits at the stage of completion of manufacture. As a countermeasure to this problem, in order to simplify circuit testing when testing semiconductor integrated circuits, a circuit division method, a scan path method, or the like is commonly used as a method for configuring semiconductor integrated circuits.

この場合、複数の単位回路により構成される半導体集積
回路においては、前記単位回路の内の幾つかは既に設計
済みの回路が用いられ、残りの単位回路のみが新設計で
ある場合もあり、設計済みの単位回路については、既に
テストを簡易化するための回路が組み込まれていること
が多い。このような場合には、テスト時に、新設計の単
位回路のようにテストを必要とする単位回路（以下、単
位回路（Ａ）と略記する〉を、設計済みの単位回路のよ
うにテストを必要としない単位回路（以下、単位回路（
Ｂ）と略記する）より分離する必要がある。従って、こ
の種の半導体集積回路においては、テストを容易にする
ための回路を組み込むとともに、単位回路（Ａ）と単位
回路（Ｂ）とを分離するための手段が必要となる。In this case, in a semiconductor integrated circuit composed of a plurality of unit circuits, some of the unit circuits may be already designed circuits, and only the remaining unit circuits may be newly designed. For unit circuits that have already been tested, circuits are often already built in to simplify testing. In such cases, during testing, unit circuits that require testing, such as newly designed unit circuits (hereinafter abbreviated as unit circuits (A)), may be replaced with unit circuits that require testing, such as newly designed unit circuits. unit circuit (hereinafter referred to as unit circuit)
(abbreviated as B)). Therefore, in this type of semiconductor integrated circuit, it is necessary to incorporate a circuit to facilitate testing and to have means for separating the unit circuit (A) and the unit circuit (B).

この手段としては、単位回路（Ｂ）に入力される信号線
を外部出力端子に直接結線し、単位回路（Ｂ）の出力信
号線をセレクタの一方の側に入力するとともに、セレク
タの他方の側を外部入力端子に結線する方法が最も簡単
な方法として用いられている。To do this, the signal line input to the unit circuit (B) is directly connected to the external output terminal, and the output signal line of the unit circuit (B) is input to one side of the selector, while the other side of the selector The simplest method is to connect the external input terminal.

第２図は従来の半導体集積回路の一例を示すブロック図
であるが、単位回路（Ａ）１０および１２と、単位回路
（Ｂ）１１と、セレクタ１３．１４および１５等を備え
て構成される。第２図において、単位回路（Ｂａｌｌに
入力される信号線１０７，１０８および１０９のデータ
は、外部出力端子６０．６１および６２より出力される
ように結線されており、単位回路（Ａ）ｔｏのテストは
単位回路（Ｂ）１１とは切離して行われる。FIG. 2 is a block diagram showing an example of a conventional semiconductor integrated circuit, which is composed of unit circuits (A) 10 and 12, unit circuit (B) 11, selectors 13, 14 and 15, etc. . In FIG. 2, the data of signal lines 107, 108 and 109 input to the unit circuit (Ball) are connected so as to be output from external output terminals 60, 61 and 62, and the data of the unit circuit (A) to The test is performed separately from the unit circuit (B) 11.

また、外部入力端子５７．５８および５９から入力され
るデータと、単位回路（Ｂａｌｌから出力されるデータ
は、それぞれセレクタ１３．１４および１５により切替
えられ、信号線ＬＬ０．ｌ１１および１１２を介して単
位回路（Ａ）１２に入力されるように構成されており、
単位回路（Ａ）１２のテスト時においては、切替端子５
６より入力される切替ＭＷ信号により、セレクタ１３．
１４および１５による入力データ切替えが行われ、単位
回路（Ａ）１２のテストは、他の単位回路と切離して単
独にて行われる。In addition, data input from external input terminals 57.58 and 59 and data output from the unit circuit (Ball) are switched by selectors 13.14 and 15, respectively, and sent to the unit circuit via signal lines LL0.l11 and 112. It is configured to be input to the circuit (A) 12,
When testing the unit circuit (A) 12, the switching terminal 5
The switching MW signal input from selector 13.
14 and 15 is performed, and the unit circuit (A) 12 is tested independently, separated from other unit circuits.

上記と異なる手段としては、単位回路（Ａ）の入力端子
にデータを保持させるレジスタを結線するスキャンパス
法も用いられており、第３図にその一例のブロック図を
示す。第３図において、テスト時においては、単位回路
（Ａ）１６から出力される信号線１１３，１１４および
１１５のデータは、レジスタ１９．２０および２１にお
いて保持され、クロック端子６５より入力されるクロッ
ク信号によりシフトされて、逐次レジスタ２２．２３お
よび２４を経由して、外部出力端子６６より出力される
。従って、この状態において、単位回路（Ａ）１６は単
独にてテストされる。また、外部入力端子６３からレジ
スタ１９に人力されるデータは、クロック端子６５より
人力されるクロック信号により逐次シフトされてレジス
タ２２．２３および２４にセットされ、信号線１１６．
１１７および１１ｇを介して単位回路（Ａ）１ｇに入力
される。As a means different from the above, a scan path method is also used in which a register for holding data is connected to an input terminal of a unit circuit (A), and a block diagram of an example thereof is shown in FIG. In FIG. 3, during testing, data on signal lines 113, 114 and 115 output from unit circuit (A) 16 are held in registers 19, 20 and 21, and clock signals input from clock terminal 65 are held in registers 19, 20 and 21. The signal is shifted by , and is outputted from an external output terminal 66 via successive registers 22, 23 and 24. Therefore, in this state, the unit circuit (A) 16 is tested individually. Further, the data manually inputted to the register 19 from the external input terminal 63 is sequentially shifted by a clock signal inputted manually from the clock terminal 65 and set in the registers 22, 23 and 24, and the data is set in the registers 22, 23 and 24, and the data is inputted to the register 19 via the signal line 116.
It is input to the unit circuit (A) 1g via 117 and 11g.

この状態において、単位回路（Ａ）１ｇのテストが行わ
れる。半導体集積回路を通常の動作に復帰させる場合に
は、切替え端子６４から入力される切替制御信号により
、各レジスタを正常状態に復帰させればよい。In this state, the unit circuit (A) 1g is tested. In order to return the semiconductor integrated circuit to normal operation, each register may be returned to its normal state using a switching control signal input from the switching terminal 64.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述した従来の複数の単位回路により構成される半導体
集積回路においては、テストを簡易化するための手段と
して回路分割法（第２図参照〉を用いる場合には、単位
回路（Ｂ）の入力端子数をＭ本、出力端子数をＮ本とす
ると、Ｍ本の外部出力端子および（Ｎ＋１）本の外部入
力端子が必要となる。従って、単位回路（Ｂ）の規模が
大きくなるに従い入力信号線および出力信号線の数が増
え、これに伴って外部端子数も著しく増大するという欠
点がある。In the above-mentioned conventional semiconductor integrated circuit composed of a plurality of unit circuits, when the circuit division method (see Figure 2) is used as a means to simplify testing, the input terminal of the unit circuit (B) When the number of output terminals is M and the number of output terminals is N, M external output terminals and (N+1) external input terminals are required.Therefore, as the scale of the unit circuit (B) increases, the number of input signal lines increases. Another disadvantage is that the number of output signal lines increases, and the number of external terminals also increases significantly.

また、上述したスキャンパス法（第３図９＠〉による場
合には、外部端子数は単位回路（Ｂ）の規模に関係なく
一定であるが、（Ｍ＋Ｎ）個のレジスタが必要となるの
で、単位回路（Ｂ）の規模が大規模になるに従い、人力
信号線および出力信号線の数が増える結果となり、オー
バヘッドが増大するという欠点がある。In addition, in the case of the above-mentioned scan path method (Fig. 3, 9), the number of external terminals is constant regardless of the scale of the unit circuit (B), but (M+N) registers are required. As the scale of the unit circuit (B) increases, the number of human input signal lines and output signal lines increases, resulting in an increase in overhead.

〔課題を解決するための手段〕 本発明の半導体集積回路は、テストを必要とする単位回
路（Ａ）と、テストを必要としない単位回路（Ｂ）とを
含む複数の単位回路により構成される半導体集積回路に
おいて、前記単位回路（Ａ）をそれぞれ単独でテストす
るための手段として、出力側に単位回路（Ｂ）が接続さ
れる単位回路（Ａ）の出力側には、単位回路（Ａ）から
出力される試験信号または外部より入力される試験信号
を一時的に保持しておき、所定の第１の制御信号を介し
て前記試験信号を出力する試験信号保留手段を備え、入
力間に単位回路（Ｂ）が接続される単位回路（Ａ）の入
力側には、単位回路（Ｂ）の出力信号と外部より入力さ
れ前記試験信号保留手段に一時的に保持されている試験
信号とを、所定の第２の制御信号を介して切替えて前記
単位回路（Ａ）に出力する信号切替手段を備えて構成さ
れる。[Means for Solving the Problems] The semiconductor integrated circuit of the present invention is composed of a plurality of unit circuits including a unit circuit (A) that requires testing and a unit circuit (B) that does not require testing. In a semiconductor integrated circuit, as a means for individually testing the unit circuits (A), the unit circuit (A) is connected to the output side of the unit circuit (A) to which the unit circuit (B) is connected. A test signal holding means is provided, which temporarily holds a test signal output from a test signal or a test signal input from an external source, and outputs the test signal via a predetermined first control signal, and a unit between inputs is provided. On the input side of the unit circuit (A) to which the circuit (B) is connected, the output signal of the unit circuit (B) and the test signal inputted from the outside and temporarily held in the test signal holding means, It is configured to include a signal switching means that switches and outputs to the unit circuit (A) via a predetermined second control signal.

〔実施例〕〔Example〕

次に、本発明について図面を参照して説明する。第１図
は、本発明の一実施例のブロック図、第２図および第３
図は、それぞれ従来の半導体集積回路のブロック図であ
る。第１図に示されるように、本実施例は、単位回路（
Ａ）１および３と、単位回路（Ｂ〉２と、レジスタ４〜
６と、セレクタ７〜９と、を備えて構成される。Next, the present invention will be explained with reference to the drawings. FIG. 1 is a block diagram of one embodiment of the present invention, FIG.
Each figure is a block diagram of a conventional semiconductor integrated circuit. As shown in FIG. 1, this embodiment has a unit circuit (
A) 1 and 3, unit circuit (B>2, register 4~
6 and selectors 7 to 9.

第１図において、テスト時においては、先ず、切替端子
５３より入力される切替信号により、レジスタ４，５お
よび６は、単位回路（Ｂ）２に対する人力信号線１０１
．１０２および１０３のデータに対応して機能するよう
に切替えられ、これらの人力信号線１０１．１０２およ
び１０３のデータは、レジスタ４５および６に保持され
る。次いで、クロック端子５４から入力されるクロック
信号により、レジスタ４．５および６に保持されている
データは、逐次シフトされて外部出力端子５５から出力
される。従って、この状態においては、単位回路（Ａ）
　１が分離され、単独にてテストが行われる。In FIG. 1, at the time of testing, registers 4, 5, and 6 are first connected to the human input signal line 101 for the unit circuit (B) 2 by a switching signal input from the switching terminal 53.
．． The data on these human input signal lines 101, 102 and 103 are held in registers 45 and 6. Next, the data held in registers 4.5 and 6 is sequentially shifted by a clock signal input from clock terminal 54 and output from external output terminal 55. Therefore, in this state, the unit circuit (A)
1 is separated and tested alone.

また、切替端子５３から入力される切替信号を変更し、
レジスタ４．５および６が、外部入力端子５２から入力
されるデータに対応して機能するように切替えられると
、クロック端子５４から入力されるクロック信号により
、外部入力端子５２から入力される一連のデータは、シ
フトしながらレジスタ４．５および６にセットされる。In addition, the switching signal input from the switching terminal 53 is changed,
When the registers 4.5 and 6 are switched to function in accordance with the data input from the external input terminal 52, the clock signal input from the clock terminal 54 causes the series of data input from the external input terminal 52 to be switched. Data is set in registers 4.5 and 6 while being shifted.

前記一連のデータが全部セットされると、切替端子５１
から人力される切替信号により、レジスタ４，５および
６の出力データが、単位回路（Ａ）３に入力されるよう
にセレクタ７．８および９が切替えられ、外部入力端子
５２から入力される任意のデータが、信号線１０４、１
０５および１０６を介して単位回路（Ａ）３に入力され
る。従って、この状態においては、単位回路（Ａ）３が
分離され、単独にてテストが行なわれる。When all the series of data are set, the switching terminal 51
The selectors 7, 8 and 9 are switched so that the output data of the registers 4, 5 and 6 are input to the unit circuit (A) 3 by a switching signal manually input from the external input terminal 52. The data of signal line 104, 1
It is input to the unit circuit (A) 3 via 05 and 106. Therefore, in this state, the unit circuit (A) 3 is separated and tested independently.

すなわち、本実施例においては、４本の外部入力端子と
１本の外部出力端子のみが必要とされ、従来例のように
、単位回路（Ｂ）に対する入力端子数および出力端子数
により、所要端子数に対するＭ　Ｗを受けることがない
。また、スキャンパス法が、単位回路（Ｂ）の入力端子
数と出力端子数の和に等しい個数のレジスタを必要とし
たのに比較して、本発明においては、単位回路（Ｂ）の
入力端子数と出力端子数のいずれか多い方の端子数に対
応する数のレジスタを備えることで対処することができ
る。That is, in this embodiment, only four external input terminals and one external output terminal are required, and as in the conventional example, the number of required terminals is determined by the number of input terminals and the number of output terminals for the unit circuit (B). It does not receive MW for numbers. Furthermore, compared to the scan path method which requires a number of registers equal to the sum of the number of input terminals and the number of output terminals of the unit circuit (B), in the present invention, the input terminals of the unit circuit (B) This can be handled by providing a number of registers corresponding to the number of terminals or the number of output terminals, whichever is greater.

〔発明の効果〕〔Effect of the invention〕

以上、詳細に説明したように、本発明は、複数の単位回
路により構成される半導体集積回路に適用されて、前記
半導体集積回路のテスト時に必要とされる外部端子数を
著しく低減させることができるとともに５、オーバヘッ
ドの増大を防止することができるという効果がある。As described above in detail, the present invention can be applied to a semiconductor integrated circuit composed of a plurality of unit circuits, and can significantly reduce the number of external terminals required when testing the semiconductor integrated circuit. Also, 5, there is an effect that an increase in overhead can be prevented.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、本発明の一実施例のブロック図、第２図およ
び第３図は、従来の半導体集積回路のブロック図である
。 図において、１．３，１０，１２．Ｌ６，１８・・・・
・・単位回路（Ａ）　、２，１１．１７・・・・・・単
位回路（Ｂ）、４〜６１９〜２４・・−・・・レジスタ
、７〜９．■２〜１５・・・・・・セレクタ。FIG. 1 is a block diagram of an embodiment of the present invention, and FIGS. 2 and 3 are block diagrams of conventional semiconductor integrated circuits. In the figure, 1.3, 10, 12. L6,18...
...Unit circuit (A), 2,11.17...Unit circuit (B), 4-619-24...Register, 7-9. ■2 to 15...Selector.

Claims (1)

【特許請求の範囲】 テストを必要とする単位回路（Ａ）と、テストを必要と
しない単位回路（Ｂ）とを含む複数の単位回路により構
成される半導体集積回路において、前記単位回路（Ａ）
をそれぞれ単独でテストするための手段として、 出力側に単位回路（Ｂ）が接続される単位回路（Ａ）の
出力側には、単位回路（Ａ）から出力される試験信号ま
たは外部より入力される試験信号を一時的に保持してお
き、所定の第１の制御信号を介して前記試験信号を出力
する試験信号保留手段を備え、 入力側に単位回路（Ｂ）が接続される単位回路（Ａ）の
入力側には、単位回路（Ｂ）の出力信号と外部より入力
され前記試験信号保留手段に一時的に保持されている試
験信号とを、所定の第２の制御信号を介して切替えて前
記単位回路（Ａ）に出力する信号切替手段を備えること
を特徴とする半導体集積回路。[Scope of Claims] In a semiconductor integrated circuit constituted by a plurality of unit circuits including a unit circuit (A) that requires testing and a unit circuit (B) that does not require testing, the unit circuit (A)
As a means for individually testing each of The unit circuit (B) is connected to the unit circuit (B) on the input side, and includes a test signal holding means for temporarily holding a test signal and outputting the test signal via a predetermined first control signal. On the input side of A), the output signal of the unit circuit (B) and the test signal input from the outside and temporarily held in the test signal holding means are switched via a predetermined second control signal. A semiconductor integrated circuit comprising a signal switching means for outputting a signal to the unit circuit (A).