JPH0336594A - デイスプレイ制御回路 - Google Patents
デイスプレイ制御回路Info
- Publication number
- JPH0336594A JPH0336594A JP1169795A JP16979589A JPH0336594A JP H0336594 A JPH0336594 A JP H0336594A JP 1169795 A JP1169795 A JP 1169795A JP 16979589 A JP16979589 A JP 16979589A JP H0336594 A JPH0336594 A JP H0336594A
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- Japan
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- graphic memory
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- Pending
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- 238000013500 data storage Methods 0.000 abstract description 5
- 230000000694 effects Effects 0.000 description 3
- 230000003252 repetitive effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Landscapes
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディスプレイ制御回路に関し、特にグラフィッ
クメモリへの書込みデータの制御に関するものである。
クメモリへの書込みデータの制御に関するものである。
従来、この種のグラフィックメモリへの描画は、ＣＰＵ
がまず、描画データとグラフィックメモリ上のデスティ
ネーションデータとを参照し、次に上記２つのデータか
ら書込みデータを生成後、グラフィ、ツメモリ上のデス
ティネーションへ書き込むようになっていた。
がまず、描画データとグラフィックメモリ上のデスティ
ネーションデータとを参照し、次に上記２つのデータか
ら書込みデータを生成後、グラフィ、ツメモリ上のデス
ティネーションへ書き込むようになっていた。
上述した従来の描画では、繰返しパターンの発生であっ
ても、常に、メインメモリからの描画データ（繰返しパ
ターン）の読込み、グラフィックメモリからのデスティ
ネーションデータの読込み、ＣＰＵによる描画データの
生成、グラフィックメモリへの書込みの４つの手順を行
なう必要があるため、処理に時間がかかるという欠点が
あった。
ても、常に、メインメモリからの描画データ（繰返しパ
ターン）の読込み、グラフィックメモリからのデスティ
ネーションデータの読込み、ＣＰＵによる描画データの
生成、グラフィックメモリへの書込みの４つの手順を行
なう必要があるため、処理に時間がかかるという欠点が
あった。
〔課題を解決するための手段］
このような欠点を除去するために本発明は、グラフィッ
クメモリ上の任意のデスティネーションデータを記憶す
る書替え可能なデスティネーシッンレジスタと、描画デ
ータを記憶する書替え可能なソースレジスタと、デステ
ィネーションレジスタに設定されたデータとソースレジ
スタに設定されたデータとから書込みデータを生成する
データ生成回路と、複数のデータ生成回路から出力され
る書込みデータを選択する選択回路と、選択パターンを
記憶する書替え可能な選択パターンレジスタと、選択パ
ターンの位置を示す書替え可能なパターンポインタレジ
スタとを設けるようにしたものである。
クメモリ上の任意のデスティネーションデータを記憶す
る書替え可能なデスティネーシッンレジスタと、描画デ
ータを記憶する書替え可能なソースレジスタと、デステ
ィネーションレジスタに設定されたデータとソースレジ
スタに設定されたデータとから書込みデータを生成する
データ生成回路と、複数のデータ生成回路から出力され
る書込みデータを選択する選択回路と、選択パターンを
記憶する書替え可能な選択パターンレジスタと、選択パ
ターンの位置を示す書替え可能なパターンポインタレジ
スタとを設けるようにしたものである。
本発明によるディスプレイ制御回路においては、メイン
メモリからのパターンの読込みおよびｃＰＵによる描画
データの生成という２つの過程が省略される。
メモリからのパターンの読込みおよびｃＰＵによる描画
データの生成という２つの過程が省略される。
図は、本発明によるディスプレイ制御回路の一実施例を
示す系統図である。同図において、ｌはグラフィックメ
モリ、２はデスティネーションデータ格納部、３はデス
ティネーションレジスタ、４はソースレジスタ、５ａ、
５ｂはデータ生成回路、６は選択回路、７は選択パター
ンレジスタ、８はパターンポインタレジスタである。
示す系統図である。同図において、ｌはグラフィックメ
モリ、２はデスティネーションデータ格納部、３はデス
ティネーションレジスタ、４はソースレジスタ、５ａ、
５ｂはデータ生成回路、６は選択回路、７は選択パター
ンレジスタ、８はパターンポインタレジスタである。
次に動作について説明する。グラフィックメモリ１上の
任意のデスティネーションデータ格納部２〈値は論理レ
ベル″１“〉がグラフィックメモリ１の読込みタイ５ン
グと共にデスティネーションレジスタ３に記憶される。
任意のデスティネーションデータ格納部２〈値は論理レ
ベル″１“〉がグラフィックメモリ１の読込みタイ５ン
グと共にデスティネーションレジスタ３に記憶される。
次に、ソースレジスタ４ （値は論理レベル“０”）の
データおよびデスティネーションレジスタ３のデータは
データ生成回路５ａ、５ｂに入力される。データ生成回
路５ａ、５ｂでは人力されたデータを生成条件（本実施
例では、回路５ａおよび回路５ｂにおいてＡＮＤおよび
Ｎ０Ｐ）により生成し、選択回路６へ出力する。
データおよびデスティネーションレジスタ３のデータは
データ生成回路５ａ、５ｂに入力される。データ生成回
路５ａ、５ｂでは人力されたデータを生成条件（本実施
例では、回路５ａおよび回路５ｂにおいてＡＮＤおよび
Ｎ０Ｐ）により生成し、選択回路６へ出力する。
このとき、グラフィックメモリｌへの書込みタイミング
が発生することにより、パターンポインタレジスタ８で
指された選択パターンレジスタ７（値は０１０１１０ｘ
”）の第２ビツトの値（“１″）が選択回路６に信
号Ｃとして出力される。
が発生することにより、パターンポインタレジスタ８で
指された選択パターンレジスタ７（値は０１０１１０ｘ
”）の第２ビツトの値（“１″）が選択回路６に信
号Ｃとして出力される。
選択回路６は、データ生成回路５ａ、５ｂで生成したデ
ータを選択パターンレジスタ７の出力に応じて選択する
０本実施例では、ＡＮＤ回路５ａの出力Ａ（値は“０°
）とＮＯＰ回路５ｂの出力Ｂ（値は“ｌ”）から、選択
パターンレジスタ７の出力Ｃ（値はｌ”）により、ＡＮ
Ｄ回路５ａの出力Ａ（値は“０”）が選ばれ、信号りと
して選択回路６から出力される。この出力データＤがグ
ラフィックメモリｌ上のデスティネーションデータ格納
部２に書き込まれる。
ータを選択パターンレジスタ７の出力に応じて選択する
０本実施例では、ＡＮＤ回路５ａの出力Ａ（値は“０°
）とＮＯＰ回路５ｂの出力Ｂ（値は“ｌ”）から、選択
パターンレジスタ７の出力Ｃ（値はｌ”）により、ＡＮ
Ｄ回路５ａの出力Ａ（値は“０”）が選ばれ、信号りと
して選択回路６から出力される。この出力データＤがグ
ラフィックメモリｌ上のデスティネーションデータ格納
部２に書き込まれる。
以上説明したように本発明は、グラフィックメモリ上の
任意のデスティネーションデータを記憶する書替え可能
なデスティネーションレジスタと、描画データを記憶す
る書替え可能なソースレジスタと、デスティネーション
レジスタに設定されたデータとソースレジスタに設定さ
れたデータとから書込みデータを生成するデータ生成回
路と、複数のデータ生成回路から出力される書込みデー
タを選択する選択回路と、選択パターンを記憶する書替
え可能な選択パターンレジスタと、選択パターンの位置
を示す書替え可能なパターンポインタレジスタとを設け
たことにより、繰返しパターンの発生においてメインメ
モリからのパターンの読込みおよびＣＰＵによる描画デ
ータの生成という２つの過程を省略でき、高速にグラフ
ィックメモリへの描画を行なうことができる効果がある
。
任意のデスティネーションデータを記憶する書替え可能
なデスティネーションレジスタと、描画データを記憶す
る書替え可能なソースレジスタと、デスティネーション
レジスタに設定されたデータとソースレジスタに設定さ
れたデータとから書込みデータを生成するデータ生成回
路と、複数のデータ生成回路から出力される書込みデー
タを選択する選択回路と、選択パターンを記憶する書替
え可能な選択パターンレジスタと、選択パターンの位置
を示す書替え可能なパターンポインタレジスタとを設け
たことにより、繰返しパターンの発生においてメインメ
モリからのパターンの読込みおよびＣＰＵによる描画デ
ータの生成という２つの過程を省略でき、高速にグラフ
ィックメモリへの描画を行なうことができる効果がある
。
図は本発明によるディスプレイ制御回路の一実施例を示
す系統図である。 ｌ・・・グラフィックメモリ、２・・・デスティネーシ
ョンデータ格納部、３・・・デスティネーションレジス
タ、４・・・ソースレジスタ、５ａ、５ｂ・・・データ
生成回路、６・・・選択回路、７・・・選択パターンレ
ジスタ、８・・・パターンポインタレジスタ。
す系統図である。 ｌ・・・グラフィックメモリ、２・・・デスティネーシ
ョンデータ格納部、３・・・デスティネーションレジス
タ、４・・・ソースレジスタ、５ａ、５ｂ・・・データ
生成回路、６・・・選択回路、７・・・選択パターンレ
ジスタ、８・・・パターンポインタレジスタ。
Claims (1)
- グラフィックメモリ上の任意のデスティネーションデー
タを記憶する書替え可能なデスティネーションレジスタ
と、描画データを記憶する書替え可能なソースレジスタ
と、前記デスティネーションレジスタに設定されたデー
タとソースレジスタに設定されたデータとから書込みデ
ータを生成するデータ生成回路と、複数のデータ生成回
路から出力される書込みデータを選択する選択回路と、
選択パターンを記憶する書替え可能な選択パターンレジ
スタと、選択パターンの位置を示す書替え可能なパター
ンポインタレジスタとを備えたことを特徴とするディス
プレイ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169795A JPH0336594A (ja) | 1989-07-03 | 1989-07-03 | デイスプレイ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169795A JPH0336594A (ja) | 1989-07-03 | 1989-07-03 | デイスプレイ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0336594A true JPH0336594A (ja) | 1991-02-18 |
Family
ID=15893029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1169795A Pending JPH0336594A (ja) | 1989-07-03 | 1989-07-03 | デイスプレイ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0336594A (ja) |
-
1989
- 1989-07-03 JP JP1169795A patent/JPH0336594A/ja active Pending
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