JP3092940B2 - 減少させたゲート容量を有するｍｏｓｆｅｔ構成体及びその製造方法 - Google Patents
減少させたゲート容量を有するｍｏｓｆｅｔ構成体及びその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 210000000746 body region Anatomy 0.000 claims abstract description 61
- 238000000034 method Methods 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims description 45
- 239000004065 semiconductor Substances 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 claims 4
- 230000000149 penetrating effect Effects 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 description 25
- 239000002184 metal Substances 0.000 description 25
- 239000008186 active pharmaceutical agent Substances 0.000 description 11
- 230000003071 parasitic effect Effects 0.000 description 11
- 150000002500 ions Chemical class 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- -1 boron ions Chemical class 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 1
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000010943 off-gassing Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021339 platinum silicide Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
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Description
【発明の詳細な説明】 技術分野 本発明は金属−酸化物−半導体電界効果トランジスタ
（MOSFET）に関するものであって、更に詳細には、ゲー
ト容量を減少させ且つスイッチング速度を増加させたMO
SFETの改良型構成体に関するものである。
（MOSFET）に関するものであって、更に詳細には、ゲー
ト容量を減少させ且つスイッチング速度を増加させたMO
SFETの改良型構成体に関するものである。
発明の背景 一般的に高速動作が可能な電気回路を構成することが
望ましい。MOSFETを有する電気回路においては、このこ
とは、MOSFET自身が入力信号に対し迅速な応答を有する
ものであることを必要とする。MOSFETの一層高速の動作
速度を達成することに対する顕著な障害はMOSFETの寄生
ゲート容量を解消することであり、その場合に、信号を
増幅するため又はMOSFETを完全にオン及びオフにスイッ
チ動作させるためにMOSFETのゲートを所定の電圧に充電
及び放電させる場合に顕著な大きさの遅延が発生する。
望ましい。MOSFETを有する電気回路においては、このこ
とは、MOSFET自身が入力信号に対し迅速な応答を有する
ものであることを必要とする。MOSFETの一層高速の動作
速度を達成することに対する顕著な障害はMOSFETの寄生
ゲート容量を解消することであり、その場合に、信号を
増幅するため又はMOSFETを完全にオン及びオフにスイッ
チ動作させるためにMOSFETのゲートを所定の電圧に充電
及び放電させる場合に顕著な大きさの遅延が発生する。
第1a図は、図示した如きゲート−ソース寄生容量（C
GS）及びゲート−ドレイン寄生容量（CGD）を有する代
表的な縦型MOSFETを示している。更に、第1a図におい
て、ドレイン−ソース寄生容量（CDS）も示してある。
GS）及びゲート−ドレイン寄生容量（CGD）を有する代
表的な縦型MOSFETを示している。更に、第1a図におい
て、ドレイン−ソース寄生容量（CDS）も示してある。
第1a図のＮチャンネルMOSFETを動作させるためには、
正電圧VDDをドレイン端子20へ印加し、一方低電圧（例
えば、接地）をソース領域30及び本体領域34へ印加す
る。ソース領域30及び本体領域34は、寄生NPNバイポー
ラトランジスタのエミッタ及びベースを構成しており、
それらは、コンタクト36により不完全に短絡状態とされ
ており、これらの領域が順方向バイアスされることを防
止している。導電性ゲート38がゲート酸化膜によりソー
ス領域30及び本体領域34から絶縁されている。MOSFETの
スレッシュホールド電圧VTを超えたゲート−ソース電圧
VGSをゲート38へ印加すると、ゲート38の下側で本体領
域34内にオーミックチャンネルが形成され、Ｎ型ソース
領域30をＮ型ドレイン40へオーミック的に結合させる。
次いで、ソースコンタクト36とドレイン端子20との間に
電流が導通される。MOSFETがオフ状態にある場合には、
点線44で示した空乏領域がドレイン40内に形成される。
正電圧VDDをドレイン端子20へ印加し、一方低電圧（例
えば、接地）をソース領域30及び本体領域34へ印加す
る。ソース領域30及び本体領域34は、寄生NPNバイポー
ラトランジスタのエミッタ及びベースを構成しており、
それらは、コンタクト36により不完全に短絡状態とされ
ており、これらの領域が順方向バイアスされることを防
止している。導電性ゲート38がゲート酸化膜によりソー
ス領域30及び本体領域34から絶縁されている。MOSFETの
スレッシュホールド電圧VTを超えたゲート−ソース電圧
VGSをゲート38へ印加すると、ゲート38の下側で本体領
域34内にオーミックチャンネルが形成され、Ｎ型ソース
領域30をＮ型ドレイン40へオーミック的に結合させる。
次いで、ソースコンタクト36とドレイン端子20との間に
電流が導通される。MOSFETがオフ状態にある場合には、
点線44で示した空乏領域がドレイン40内に形成される。
第1a図のMOSFETに対する基本的な等価回路を第1b図に
示してある。第1b図に示した如く、ゲート50がMOSFET52
を完全にターンオンさせるのに必要な電圧VGを有するた
めには、CGS及びCGDの両方が完全に充電されねばならな
い。容量CDSは、ここにおいては、ほぼ０であると考え
る。第1b図には、入力ゲート電流IG及びコンデンサCGD
を充電する電流IcGDが示されている。注意すべきことで
あるが、ソース領域30と、本体領域34と、ドレイン40と
は、第1b図に示した如く、MOSFET内に寄生NPNバイポラ
ートランジスタを形成している。
示してある。第1b図に示した如く、ゲート50がMOSFET52
を完全にターンオンさせるのに必要な電圧VGを有するた
めには、CGS及びCGDの両方が完全に充電されねばならな
い。容量CDSは、ここにおいては、ほぼ０であると考え
る。第1b図には、入力ゲート電流IG及びコンデンサCGD
を充電する電流IcGDが示されている。注意すべきことで
あるが、ソース領域30と、本体領域34と、ドレイン40と
は、第1b図に示した如く、MOSFET内に寄生NPNバイポラ
ートランジスタを形成している。
第1a図に示した如く、縦型MOSFETは、典型的に、ポリ
シリコンゲート装置であり、その場合、ゲート38はソー
ス領域30及び本体領域34を自己整合させるための拡散マ
スクとして使用される。
シリコンゲート装置であり、その場合、ゲート38はソー
ス領域30及び本体領域34を自己整合させるための拡散マ
スクとして使用される。
第２図はｔ＝０において定電流IGを印加した場合の容
量CGS及びCGDの充電効果を示した代表的なMOSFETに対す
る動的スイッチング動作期間中の電圧条件を示してい
る。第２図のグラフの領域１において、MOSFETはオフで
あり、VGSはスレッシュホールド電圧VTよりも低い。入
力ゲート電流IGは、容量比に従ってCGD及びCGSの間で分
配される。領域２内において、スレッシュホールド電圧
VTに到達するとMOSFETがターンオンを開始し、ドレイン
対ソース電圧VDSを低下させる。この変化するVDSは、電
圧がCGSよりもCGDを横断して一層迅速に変化する条件を
セットアップする。電流がCGDにおいて増加し且つCGSに
おいて減少し、従ってVGSが増加する割合が減少され
る。VGSが一層大きくなると、ドレイン対ソース電圧VDS
のdv/dtは、CGDを充電する電流IcGDがIGに等しい大きさ
に到達し且つVGSがもはや増加しなくなるまで、増加す
る。この条件の結果、第２図の領域３におけるVGS曲線
の平坦な部分が得られる。
量CGS及びCGDの充電効果を示した代表的なMOSFETに対す
る動的スイッチング動作期間中の電圧条件を示してい
る。第２図のグラフの領域１において、MOSFETはオフで
あり、VGSはスレッシュホールド電圧VTよりも低い。入
力ゲート電流IGは、容量比に従ってCGD及びCGSの間で分
配される。領域２内において、スレッシュホールド電圧
VTに到達するとMOSFETがターンオンを開始し、ドレイン
対ソース電圧VDSを低下させる。この変化するVDSは、電
圧がCGSよりもCGDを横断して一層迅速に変化する条件を
セットアップする。電流がCGDにおいて増加し且つCGSに
おいて減少し、従ってVGSが増加する割合が減少され
る。VGSが一層大きくなると、ドレイン対ソース電圧VDS
のdv/dtは、CGDを充電する電流IcGDがIGに等しい大きさ
に到達し且つVGSがもはや増加しなくなるまで、増加す
る。この条件の結果、第２図の領域３におけるVGS曲線
の平坦な部分が得られる。
この時間期間中、第1a図において大略空乏領域44とし
て示したゲート下側の空乏領域は減少する。なぜなら
ば、ゲート38下側のドレイン40の電圧が、Ｎ型ソース領
域30とＮ型ドレイン40との間のオーミックチャンネルが
増加することによりこの領域がプルダウンされることに
起因して、低下される。MOSFETの全ターンオン期間中、
等価コンデンサCGDのプレート間の実効絶縁層の幅が狭
くなることに起因して容量CGDが増加する。この容量が
増加すると、ドレイン対ソース電圧VDSの減少するdv/dt
が得られる。この容量CGDにおける増加は第２図に示し
たVDSの湾曲した下側部分において反映されている。
て示したゲート下側の空乏領域は減少する。なぜなら
ば、ゲート38下側のドレイン40の電圧が、Ｎ型ソース領
域30とＮ型ドレイン40との間のオーミックチャンネルが
増加することによりこの領域がプルダウンされることに
起因して、低下される。MOSFETの全ターンオン期間中、
等価コンデンサCGDのプレート間の実効絶縁層の幅が狭
くなることに起因して容量CGDが増加する。この容量が
増加すると、ドレイン対ソース電圧VDSの減少するdv/dt
が得られる。この容量CGDにおける増加は第２図に示し
たVDSの湾曲した下側部分において反映されている。
容量CGDが安定化すると、MOSFETは基本的に完全にオ
ンとなり、且つCGDはその他のスイッチング遅延を発生
させることはない。
ンとなり、且つCGDはその他のスイッチング遅延を発生
させることはない。
第２図のゲート充電特性により理解される如く、MOSF
ETのスイッチングにおける遅延は容量CGDにより著しく
影響される。尚、容量CGDはより一般的には逆転送容量
（Crss）と呼称されている。第２図に示した如く、容量
CGDはドレインにおける電圧変化により影響を受けるの
で、動的条件下におけるMOSFETの実効的全ゲート容量
（Cin）が次式を使用してどの様に計算されるかを理解
することが可能となる。
ETのスイッチングにおける遅延は容量CGDにより著しく
影響される。尚、容量CGDはより一般的には逆転送容量
（Crss）と呼称されている。第２図に示した如く、容量
CGDはドレインにおける電圧変化により影響を受けるの
で、動的条件下におけるMOSFETの実効的全ゲート容量
（Cin）が次式を使用してどの様に計算されるかを理解
することが可能となる。
Cin＝CGS＋CGD（１−AV） （１） 尚、AV＝dVDS/dVGSである。
ＮチャンネルMOSFETの場合、dVDSは負の値であり、且
つＰチャンネルMOSFETの場合には、dVGSは負の値であ
る。従って、何れの場合においても、（１−AV）は（１
＋電圧利得）に等しい。
つＰチャンネルMOSFETの場合には、dVGSは負の値であ
る。従って、何れの場合においても、（１−AV）は（１
＋電圧利得）に等しい。
ゲートの放電の場合に基本的に同一のゲート充電特性
に遭遇し、そのことはMOSFETのターンオフ速度を遅延さ
せることに注意すべきである。無線周波数（RF）パワー
アンプなどのリニア適用において、入力容量はMOSFETの
周波数上限を決定する。
に遭遇し、そのことはMOSFETのターンオフ速度を遅延さ
せることに注意すべきである。無線周波数（RF）パワー
アンプなどのリニア適用において、入力容量はMOSFETの
周波数上限を決定する。
典型的に、CGD（１−AV）の値は少なくともCGSよりも
３倍大きく、従って容量CGDの減少分はMOSFETのスイッ
チング時間を著しく低下させるか、又は使用可能な動作
周波数を著しく上昇させる。
３倍大きく、従って容量CGDの減少分はMOSFETのスイッ
チング時間を著しく低下させるか、又は使用可能な動作
周波数を著しく上昇させる。
容量は次式を使用して計算される。
Ｃ＝AKe0/t （２） 尚、C:容量 e0:自由空間の誘電率（8.85×10-2coul2/newton2−m2） K:誘電定数（SiO2の場合3.9及びSiの場合11.7） A:プレート面積 t:誘電体厚さ 従って、プレート面積を減少させるか又は誘電体厚さ
を増加させることにより容量を減少させることが可能で
ある。
を増加させることにより容量を減少させることが可能で
ある。
従来技術は、ゲートの面積を減少させるか及び／又は
ゲートとドレインとの間の実効的誘電体厚さを増加させ
ることによりMOSFETの寄生ゲート容量を減少させるべく
努力を行なっている。
ゲートとドレインとの間の実効的誘電体厚さを増加させ
ることによりMOSFETの寄生ゲート容量を減少させるべく
努力を行なっている。
CGDを減少させるために従来使用された二つのタイプ
のアプローチを第３図及び第４図に示してある。第３図
においては、増加した厚さの誘電体60をドレイン62上に
形成しゲート64とドレイン62との間に増加した厚さの絶
縁体を設けている。ゲート−ソース容量CGSは基本的に
不変のままである。なぜならば、ゲート64をソース領域
66から分離する誘電体の厚さは基本的に不変だからであ
る。
のアプローチを第３図及び第４図に示してある。第３図
においては、増加した厚さの誘電体60をドレイン62上に
形成しゲート64とドレイン62との間に増加した厚さの絶
縁体を設けている。ゲート−ソース容量CGSは基本的に
不変のままである。なぜならば、ゲート64をソース領域
66から分離する誘電体の厚さは基本的に不変だからであ
る。
従来技術第４図はＮチャンネル縦型MOSFETがゲート電
圧VGへ共通接続された二つの別々のゲート70及び72を使
用するアプローチを示している。ドレイン76上のゲート
の実効面積は減少されるので、CGDも減少される。
圧VGへ共通接続された二つの別々のゲート70及び72を使
用するアプローチを示している。ドレイン76上のゲート
の実効面積は減少されるので、CGDも減少される。
従来技術第３図のMOSFETの一つの欠点は、ゲート64が
***した絶縁体部分60に関して不整合となり、該装置の
一部が低い利得を有するようにさせる場合があるという
ことである。第４図において、本体領域78及びソース領
域74がゲートと自己整合した状態で形成される場合に、
ドレイン76上方のゲート酸化物70の中央部分はマスクさ
れ且つ保護されねばならない。更に、第４図において、
ゲート要素72の幅は、マスク及びホトレジストの変動に
露呈され、そのことは、ウエハに亘り且つロット毎にC
GDにおいて変動を発生させる。第３図における***した
絶縁体部分60を形成し且つ第４図におけるゲートの精密
なエッチングを実施するために必要とされる臨界的なマ
スキングステップは、比較的精密なマスクの整合、又は
比較的精密な処理及びマスク制御を必要とし、従って、
不可避的に低い歩留り及び変化可能な性能装置となる。
***した絶縁体部分60に関して不整合となり、該装置の
一部が低い利得を有するようにさせる場合があるという
ことである。第４図において、本体領域78及びソース領
域74がゲートと自己整合した状態で形成される場合に、
ドレイン76上方のゲート酸化物70の中央部分はマスクさ
れ且つ保護されねばならない。更に、第４図において、
ゲート要素72の幅は、マスク及びホトレジストの変動に
露呈され、そのことは、ウエハに亘り且つロット毎にC
GDにおいて変動を発生させる。第３図における***した
絶縁体部分60を形成し且つ第４図におけるゲートの精密
なエッチングを実施するために必要とされる臨界的なマ
スキングステップは、比較的精密なマスクの整合、又は
比較的精密な処理及びマスク制御を必要とし、従って、
不可避的に低い歩留り及び変化可能な性能装置となる。
第３図におけるMOSFETに対する別の欠点は、寄生バイ
ポーラトランジスタのエーミッタ−ベースを横断しての
不完全短絡である。ある悪条件下において、バイポーラ
トランジスタが、二次的ブレークダウン及び装置破壊を
発生する程度にターンオンされる場合がある。製造業者
等は、（１）Ｎ＋ソース拡散の深さを減少させてベータ
を低下させ、（２）Ｐ＋本体コンタクト領域をチャンネ
ル領域へ近付けて移動させエミッタとベースとの間の抵
抗を減少させ、（３）Ｎ＋ソース領域の横方向寸法を減
少させてエミッタとベースとの間の抵抗値を低下させる
ことによりこの問題に対処している。
ポーラトランジスタのエーミッタ−ベースを横断しての
不完全短絡である。ある悪条件下において、バイポーラ
トランジスタが、二次的ブレークダウン及び装置破壊を
発生する程度にターンオンされる場合がある。製造業者
等は、（１）Ｎ＋ソース拡散の深さを減少させてベータ
を低下させ、（２）Ｐ＋本体コンタクト領域をチャンネ
ル領域へ近付けて移動させエミッタとベースとの間の抵
抗を減少させ、（３）Ｎ＋ソース領域の横方向寸法を減
少させてエミッタとベースとの間の抵抗値を低下させる
ことによりこの問題に対処している。
当該技術分野において必要とされていることは、比較
的低いCGDを有し且つ自己整合したソース、本体及び本
体コンタクト領域と共に形成することが可能であり且つ
多数の且つ困難な処理ステップを必要とすることなしに
製造することが可能な動作不能の寄生バイポーラトラン
ジスタを有するMOSFET構成体である。
的低いCGDを有し且つ自己整合したソース、本体及び本
体コンタクト領域と共に形成することが可能であり且つ
多数の且つ困難な処理ステップを必要とすることなしに
製造することが可能な動作不能の寄生バイポーラトラン
ジスタを有するMOSFET構成体である。
発明の要約 従来技術のMOSFETの上述した欠点は以下に説明する本
発明により解消されている。本発明の一実施例によれ
ば、MOSFETのチャンネル領域の上側に位置しており且つ
薄いゲート酸化物層によりチャンネル領域から分離され
た下側ゲート部分を持った縦型MOSFETが形成されてい
る。MOSFETのドレインの上側に位置し且つ比較的厚い自
己整合した酸化物層によりドレインから分離されて上部
ゲート部分が形成されている。この特定の実施例におい
ては、上部ゲート部分とドレインとの間の絶縁体厚さは
比較的大きいので、MOSFETはより低いゲート−ドレイン
容量（CGD）値を示し、一方MOSFETのスレッシュホール
ド電圧は比較的不変のままである。上部ゲート部分は下
側ゲート部分へ電気的に接続させることが可能であり、
又は下側ゲート部分から電気的に分離させることが可能
である。上部ゲート部分が下側ゲート部分から電気的に
分離されている場合には、別のゲート電圧を上部ゲート
部分へ接続させて、上部ゲート部分がフィールドプレー
トとして機能するか又はMOSFETの電流取扱い能力を向上
させるために下側ゲート部分により発生される電界を補
強すべく作用することを可能としている。この低下した
CGDを有する結果的に得られるMOSFETを製造する好適な
方法は、ソース領域及び本体領域が下側ゲート部分のド
レイン端部と精密に整合することを可能とし、且つイオ
ン注入により損傷された本体コンタクト領域をソース領
域の直下に且つそれに対して自己整合した状態で形成す
ることを可能とし、そのことは寄生バイポーラトランジ
スタが動作不能状態のまま残存することを確保する。
発明により解消されている。本発明の一実施例によれ
ば、MOSFETのチャンネル領域の上側に位置しており且つ
薄いゲート酸化物層によりチャンネル領域から分離され
た下側ゲート部分を持った縦型MOSFETが形成されてい
る。MOSFETのドレインの上側に位置し且つ比較的厚い自
己整合した酸化物層によりドレインから分離されて上部
ゲート部分が形成されている。この特定の実施例におい
ては、上部ゲート部分とドレインとの間の絶縁体厚さは
比較的大きいので、MOSFETはより低いゲート−ドレイン
容量（CGD）値を示し、一方MOSFETのスレッシュホール
ド電圧は比較的不変のままである。上部ゲート部分は下
側ゲート部分へ電気的に接続させることが可能であり、
又は下側ゲート部分から電気的に分離させることが可能
である。上部ゲート部分が下側ゲート部分から電気的に
分離されている場合には、別のゲート電圧を上部ゲート
部分へ接続させて、上部ゲート部分がフィールドプレー
トとして機能するか又はMOSFETの電流取扱い能力を向上
させるために下側ゲート部分により発生される電界を補
強すべく作用することを可能としている。この低下した
CGDを有する結果的に得られるMOSFETを製造する好適な
方法は、ソース領域及び本体領域が下側ゲート部分のド
レイン端部と精密に整合することを可能とし、且つイオ
ン注入により損傷された本体コンタクト領域をソース領
域の直下に且つそれに対して自己整合した状態で形成す
ることを可能とし、そのことは寄生バイポーラトランジ
スタが動作不能状態のまま残存することを確保する。
図面の簡単な説明 第1a図は従来技術の縦型MOSFETを示している。
第1b図は第1a図のMOSFETに対する等価回路を示した概
略図である。
略図である。
第２図はMOSFETの代表的なゲート充電特性を示したグ
ラフである。
ラフである。
第３図は減少したゲート−ドレイン容量を持った第一
の従来技術のMOSFETを示している。
の従来技術のMOSFETを示している。
第４図は減少したゲート−ドレイン容量を持った第二
の従来技術のMOSFETを示している。
の従来技術のMOSFETを示している。
第５図は本発明の一実施例を示しており、その場合非
常に高い周波数（VHF）動作用のMOSFETが比較的低いCGD
を有するようにされている。
常に高い周波数（VHF）動作用のMOSFETが比較的低いCGD
を有するようにされている。
第６−12図は、第５図のVHF MOSFETを製造する方法
の一実施例において使用する種々の処理ステップを示し
ている。
の一実施例において使用する種々の処理ステップを示し
ている。
第13図は上部ゲート及び下部ゲートが形成された場合
の本発明に基づいた低CGDを持った超高周波数（UHF）動
作が可能なMOSFETの別の実施例を示している。
の本発明に基づいた低CGDを持った超高周波数（UHF）動
作が可能なMOSFETの別の実施例を示している。
第14図は上部ゲートを供給電圧へ結合させた場合の第
13図のMOSFETを示している。
13図のMOSFETを示している。
第15図は上部ゲートを除去した場合の本発明に基づい
た低CGDを持ったMOSFETの別の実施例を示している。
た低CGDを持ったMOSFETの別の実施例を示している。
第16a図は下部ゲート及び上部ゲートがチャンネル領
域の一部の上方で終端する場合の本発明に基づいた非常
に低いCGDを持ったUHF乃至スーパー高周波数（SHF）動
作が可能なMOSFETの別の実施例を示している。
域の一部の上方で終端する場合の本発明に基づいた非常
に低いCGDを持ったUHF乃至スーパー高周波数（SHF）動
作が可能なMOSFETの別の実施例を示している。
第16b図は第16a図のMOSFETの改良したゲート充電特性
を点線で示している。
を点線で示している。
第17図及び第18図は第16図のMOSFETを形成するために
使用される処理ステップを示している。
使用される処理ステップを示している。
第19図はゲートの垂直部分のエッチングを排除するた
めにオーバーハングした上部ゲートを使用する本発明に
基づいた非常に低いCGDを持ったMOSFETの別の実施例を
示している。
めにオーバーハングした上部ゲートを使用する本発明に
基づいた非常に低いCGDを持ったMOSFETの別の実施例を
示している。
第20図は第19図のMOSFETを形成するために使用される
処理ステップを示している。
処理ステップを示している。
第21図は分割上部ゲートを使用する本発明に基づいた
低CGDを持ったMOSFETの別の実施例を示している。
低CGDを持ったMOSFETの別の実施例を示している。
第22図は単一の厚さの酸化物層の上側に位置した別々
のゲートを使用する本発明に基づく低CGDを持ったMOSFE
Tの別の実施例を示している。
のゲートを使用する本発明に基づく低CGDを持ったMOSFE
Tの別の実施例を示している。
第23図は上部ゲート及び下部ゲートを持ったMOSFETの
概略図を示している。
概略図を示している。
第24図は本発明に基づいたCGDを持った横方向MOSFET
の実施例を示している。
の実施例を示している。
好適実施例の詳細な説明 第５図はVHF動作を行なうことの可能な本発明の一実
施例を示しており、その場合、Alか、Siを含有するAl
か、又はCu及びSiを含有するAlか、又は任意のその他の
適合性のあるゲート物質から形成した導電性ゲート80が
ドレイン82上方に形成されており、その間には第一厚さ
の酸化物86が設けられている。一実施例においては、こ
の酸化物86は10,000Åの厚さである。更に、第二厚さの
酸化物90を介在させてＰ本体領域88上方にゲート80が形
成されている。一実施例においては、この酸化物90は90
0Åの厚さである。更に、第５図に示した如く、Ｎ＋ソ
ース領域92とＰ＋本体コンタクト領域94とが設けられて
おり、導電性ソースコンタクト96がＮ＋ソース領域92と
Ｐ＋本体コンタクト領域94とを一体に短絡させている。
Ｎ＋ドレインコンタクト95がドレイン82の底部表面と接
触した状態が示されている。
施例を示しており、その場合、Alか、Siを含有するAl
か、又はCu及びSiを含有するAlか、又は任意のその他の
適合性のあるゲート物質から形成した導電性ゲート80が
ドレイン82上方に形成されており、その間には第一厚さ
の酸化物86が設けられている。一実施例においては、こ
の酸化物86は10,000Åの厚さである。更に、第二厚さの
酸化物90を介在させてＰ本体領域88上方にゲート80が形
成されている。一実施例においては、この酸化物90は90
0Åの厚さである。更に、第５図に示した如く、Ｎ＋ソ
ース領域92とＰ＋本体コンタクト領域94とが設けられて
おり、導電性ソースコンタクト96がＮ＋ソース領域92と
Ｐ＋本体コンタクト領域94とを一体に短絡させている。
Ｎ＋ドレインコンタクト95がドレイン82の底部表面と接
触した状態が示されている。
酸化物層86は酸化物層90よりも著しく厚さが厚いの
で、ゲート80とドレイン82との間の容量はその絶縁体の
厚さが増加されているために比較的低く、一方ゲート80
とソース領域92との間の容量は著しく変化することはな
い。ゲート酸化物層90の厚さは、所望のスレッシュホー
ルド電圧VT及び絶縁ブレークダウン電圧を与えるための
設計考慮事項により決定される。
で、ゲート80とドレイン82との間の容量はその絶縁体の
厚さが増加されているために比較的低く、一方ゲート80
とソース領域92との間の容量は著しく変化することはな
い。ゲート酸化物層90の厚さは、所望のスレッシュホー
ルド電圧VT及び絶縁ブレークダウン電圧を与えるための
設計考慮事項により決定される。
本発明の一実施例に対する種々の上述した領域の横方
向寸法を図５に示してある。
向寸法を図５に示してある。
従って、第５図の実施例においては、ゲート対ソース
電圧VGSは、ゲート80とＮ＋ソース領域92との間におい
て及びゲート80とＰ−本体領域88との間に形成して電界
を発生させ、Ｐ−本体領域88内におけるチャンネル領域
を反転させ、Ｎ＋ソース領域92とＮ−ドレイン82との間
にオーミックチャンネルを形成させる。このＰ−本体領
域88の反転は、主に、薄い酸化物層90の上方に位置した
ゲート80の部分により形成される電界に起因するもので
ある。厚い酸化物層86の上側に位置したゲート80の部分
は、MOSFETの導通に関しては影響力が低く、且つドレイ
ン82の上方にシールド即ち遮蔽効果を与えている。
電圧VGSは、ゲート80とＮ＋ソース領域92との間におい
て及びゲート80とＰ−本体領域88との間に形成して電界
を発生させ、Ｐ−本体領域88内におけるチャンネル領域
を反転させ、Ｎ＋ソース領域92とＮ−ドレイン82との間
にオーミックチャンネルを形成させる。このＰ−本体領
域88の反転は、主に、薄い酸化物層90の上方に位置した
ゲート80の部分により形成される電界に起因するもので
ある。厚い酸化物層86の上側に位置したゲート80の部分
は、MOSFETの導通に関しては影響力が低く、且つドレイ
ン82の上方にシールド即ち遮蔽効果を与えている。
第６乃至12図は、第５図の構成体を製造する方法を示
している。
している。
第６図において、80乃至100Vの間のブレークダウン電
圧を得るために約３×1015原子数/cm3の不純物濃度を持
ったＮ導電型のエピタキシャル層98をＮ＋基板上に付着
形成し、且つその上に好適には10,000Åの厚さを持った
二酸化シリコン層100を形成する。
圧を得るために約３×1015原子数/cm3の不純物濃度を持
ったＮ導電型のエピタキシャル層98をＮ＋基板上に付着
形成し、且つその上に好適には10,000Åの厚さを持った
二酸化シリコン層100を形成する。
酸化物層100は、二つの金属層（即ち、ゲート層及び
ソース層）を使用する実施例に対しては7,000Åの厚さ
を有するように形成される。この二つの金属層を有する
実施例は第５図の右側に示してある。
ソース層）を使用する実施例に対しては7,000Åの厚さ
を有するように形成される。この二つの金属層を有する
実施例は第５図の右側に示してある。
酸化物層100は、３乃至５時間の間約1,000℃において
のウェット酸化により形成することが可能である。次い
で、この酸化物層100の上に約1,000Åの厚さを得るため
に約790℃において化学蒸着（CVD）プロセスにより窒化
シリコン層102を形成する。
のウェット酸化により形成することが可能である。次い
で、この酸化物層100の上に約1,000Åの厚さを得るため
に約790℃において化学蒸着（CVD）プロセスにより窒化
シリコン層102を形成する。
第７図において、酸化物層100及び窒化シリコン層102
を従来のポジティブホトレジスト、コンタクトマスク技
術及び非等方性エッチングを使用してエッチングし、基
板98の一部104を露出させる。好適実施例においては、L
am（商標）ドライエッチャを使用する。基板98の露出部
分104は本体−ソース拡散の所望の位置と一致すべきも
のである。
を従来のポジティブホトレジスト、コンタクトマスク技
術及び非等方性エッチングを使用してエッチングし、基
板98の一部104を露出させる。好適実施例においては、L
am（商標）ドライエッチャを使用する。基板98の露出部
分104は本体−ソース拡散の所望の位置と一致すべきも
のである。
第８図において、露出部分104を介して基板98内にボ
ロンを注入し且つ拡散させてＰ本体領域106を形成す
る。好適実施例においては、ボロンイオンを６×1013イ
オン数/cm2のドーズで70KeVのエネルギで注入させる。
次いで、露出したシリコンを乾燥酸素雰囲気中において
900℃の温度で30分間の間酸化させて、酸化物層107を形
成する。この酸化物層107は、窒素雰囲気中において実
施される爾後の拡散プロセス期間中において基板が損傷
されることを防止するためのものである。注入されたイ
オンをランプアップ及びドエル拡散プロセスにより拡散
させる。即ち、その場合、ウエハの温度を約８℃／分の
割合で900℃から1,100℃へランプ動作即ち傾斜勾配で増
加させ且つ約2.5時間の間保持し且つ次いで窒素雰囲気
中において１時間の間（ランプ動作時間を包含する）90
0℃へランプダウン即ち傾斜勾配で下降させ、約２ミク
ロンの深さを持ったＰ本体領域106を形成する。Ｐ本体
領域106の所要の特性は、装置の所望のブレークダウン
電圧に依存し、且つ当業者には容易に明らかなものであ
る。
ロンを注入し且つ拡散させてＰ本体領域106を形成す
る。好適実施例においては、ボロンイオンを６×1013イ
オン数/cm2のドーズで70KeVのエネルギで注入させる。
次いで、露出したシリコンを乾燥酸素雰囲気中において
900℃の温度で30分間の間酸化させて、酸化物層107を形
成する。この酸化物層107は、窒素雰囲気中において実
施される爾後の拡散プロセス期間中において基板が損傷
されることを防止するためのものである。注入されたイ
オンをランプアップ及びドエル拡散プロセスにより拡散
させる。即ち、その場合、ウエハの温度を約８℃／分の
割合で900℃から1,100℃へランプ動作即ち傾斜勾配で増
加させ且つ約2.5時間の間保持し且つ次いで窒素雰囲気
中において１時間の間（ランプ動作時間を包含する）90
0℃へランプダウン即ち傾斜勾配で下降させ、約２ミク
ロンの深さを持ったＰ本体領域106を形成する。Ｐ本体
領域106の所要の特性は、装置の所望のブレークダウン
電圧に依存し、且つ当業者には容易に明らかなものであ
る。
第９図において、付加的なボロン注入を実施して、Ｐ
本体領域106内にＰ＋コンタクト領域108を形成する。好
適実施例においては、1015乃至1016イオン数/cm2のドー
ズで約100KeVのエネルギでボロンイオンを注入する。そ
の注入エネルギは、Ｐ＋領域108が後に形成されるソー
ス領域と界面を形成することが所望される基板98の表面
下側の深さにおいてＰ＋領域108を形成するように計算
される。次いで、ウエハを約45秒の間10:1の割合のH2O:
HF溶液中に浸漬させ、酸化物層107を除去し、且つ砒素
を注入させて基板98の表面にＮ＋ソース領域110を形成
する。好適実施例においては、砒素イオンを1016イオン
数/cm2のドーズで約40KeVのエネルギで注入する。
本体領域106内にＰ＋コンタクト領域108を形成する。好
適実施例においては、1015乃至1016イオン数/cm2のドー
ズで約100KeVのエネルギでボロンイオンを注入する。そ
の注入エネルギは、Ｐ＋領域108が後に形成されるソー
ス領域と界面を形成することが所望される基板98の表面
下側の深さにおいてＰ＋領域108を形成するように計算
される。次いで、ウエハを約45秒の間10:1の割合のH2O:
HF溶液中に浸漬させ、酸化物層107を除去し、且つ砒素
を注入させて基板98の表面にＮ＋ソース領域110を形成
する。好適実施例においては、砒素イオンを1016イオン
数/cm2のドーズで約40KeVのエネルギで注入する。
第10図において、二酸化シリコン層112をウエハの表
面上に400℃で約500Åの厚さに付着形成させ、ソース領
域110を形成する砒素イオンの外拡散を防止する。次い
で、Ｎ＋ソース領域110及びＰ＋本体コンタクト領域108
内の不純物を約1,000℃において約30分間の間ドライブ
インさせ、従って基板98の表面下側約0.3ミクロンにＮ
＋ソース領域110が延在する。このドライブイン期間
中、Ｐ＋本体コンタクト領域108及びＰ本体領域106も拡
散する。
面上に400℃で約500Åの厚さに付着形成させ、ソース領
域110を形成する砒素イオンの外拡散を防止する。次い
で、Ｎ＋ソース領域110及びＰ＋本体コンタクト領域108
内の不純物を約1,000℃において約30分間の間ドライブ
インさせ、従って基板98の表面下側約0.3ミクロンにＮ
＋ソース領域110が延在する。このドライブイン期間
中、Ｐ＋本体コンタクト領域108及びＰ本体領域106も拡
散する。
第11図において、オーバーハング形状の窒化シリコン
部分114が残存されるように酸化物エッチャントを使用
して酸化物層112及び酸化物層100の一部を除去する。こ
のエッチングを実施するための好適実施例においては、
ウエハを制御したエッチレートで任意の酸化物エッチン
グ溶液中に浸漬させる。例えば、Ｐ本体106と相対的に
窒化物部分114の所望のオーバーハング形状を形成する
ために計算された所定の時間の間６部のH2Oと１部の弗
化アンモニウムを25℃で使用することが可能である。前
述した拡散プロセスの場合、1.4ミクロンのオーバーハ
ングを有する窒化物部分114が得られる。
部分114が残存されるように酸化物エッチャントを使用
して酸化物層112及び酸化物層100の一部を除去する。こ
のエッチングを実施するための好適実施例においては、
ウエハを制御したエッチレートで任意の酸化物エッチン
グ溶液中に浸漬させる。例えば、Ｐ本体106と相対的に
窒化物部分114の所望のオーバーハング形状を形成する
ために計算された所定の時間の間６部のH2Oと１部の弗
化アンモニウムを25℃で使用することが可能である。前
述した拡散プロセスの場合、1.4ミクロンのオーバーハ
ングを有する窒化物部分114が得られる。
第12図において、１時間の間約160℃の温度で高温燐
酸（又はその均等物）中にウエハを浸漬させて、窒化シ
リコン部分114及び酸化物層100上の窒化シリコン層102
の残部を除去する。砒素ガス放出に対する予防策とし
て、乾燥酸素中において約15分間の間管炉内において92
0℃の温度へ漸次的にランプアップさせて50乃至100Åの
厚さの薄い酸化物層を形成する。次いで、ウェット酸素
中において約25分間の間約920℃の温度でウエハの表面
上に二酸化シリコン層116をＮ＋ソース領域110の上に2,
500乃至3,000Åの厚さに成長させる。増加した厚さの酸
化物層116がＮ＋ソース領域110の上に形成される。ゲー
ト酸化物を形成するＰ本体領域106上の酸化物層116の部
分はこの段階において約900Åである。
酸（又はその均等物）中にウエハを浸漬させて、窒化シ
リコン部分114及び酸化物層100上の窒化シリコン層102
の残部を除去する。砒素ガス放出に対する予防策とし
て、乾燥酸素中において約15分間の間管炉内において92
0℃の温度へ漸次的にランプアップさせて50乃至100Åの
厚さの薄い酸化物層を形成する。次いで、ウェット酸素
中において約25分間の間約920℃の温度でウエハの表面
上に二酸化シリコン層116をＮ＋ソース領域110の上に2,
500乃至3,000Åの厚さに成長させる。増加した厚さの酸
化物層116がＮ＋ソース領域110の上に形成される。ゲー
ト酸化物を形成するＰ本体領域106上の酸化物層116の部
分はこの段階において約900Åである。
次いで、第５図に示した如く、ソース領域110上の酸
化物層116の一部をエッチングしてソース領域110の一部
を露出させる。別の実施例においては、付加的なエッチ
ングを実施してソース領域110を貫通してエッチングを
行ないＰ＋本体コンタクト領域108を露出させる。次い
で、Alか、Siを含有するAlか、Cu及びSiを含有するAl
か、又は任意のその他の従来の金属層の何れかを付着形
成させることによりウエハの表面上に導電性金属層を約
１ミクロンの厚さに形成する。本発明のVHF実施例にお
いては、ウエハの表面上にアルミニウム、銅及びシリコ
ンをスパッタ形成する。シリコン基板内への金属原子の
マイグレーション即ち移動を最小とするためにはSiを含
有する金属層が好適である。高周波数実施例の場合に
は、金属ソースコンタクト96は、好適には、約１ミクロ
ンのAuを被着したソース領域と接触したWTiバリア層を
有している。
化物層116の一部をエッチングしてソース領域110の一部
を露出させる。別の実施例においては、付加的なエッチ
ングを実施してソース領域110を貫通してエッチングを
行ないＰ＋本体コンタクト領域108を露出させる。次い
で、Alか、Siを含有するAlか、Cu及びSiを含有するAl
か、又は任意のその他の従来の金属層の何れかを付着形
成させることによりウエハの表面上に導電性金属層を約
１ミクロンの厚さに形成する。本発明のVHF実施例にお
いては、ウエハの表面上にアルミニウム、銅及びシリコ
ンをスパッタ形成する。シリコン基板内への金属原子の
マイグレーション即ち移動を最小とするためにはSiを含
有する金属層が好適である。高周波数実施例の場合に
は、金属ソースコンタクト96は、好適には、約１ミクロ
ンのAuを被着したソース領域と接触したWTiバリア層を
有している。
次いで、その結果得られる金属層をマスクし且つエッ
チングして、第５図に示した如く、ソースコンタクト96
及びゲート80を形成する。ソースコンタクト96はＮ＋ソ
ース領域92と接触し更にＮ＋ソース領域92を貫通してＰ
＋コンタクト領域94とも接触している。なぜならば、ソ
ース領域92及びＰ＋コンタクト領域94は互いにオーミッ
ク接触するように高度にドープされるからである。オー
ミック接触は、更に、結晶基板に対する注入損傷により
向上される。
チングして、第５図に示した如く、ソースコンタクト96
及びゲート80を形成する。ソースコンタクト96はＮ＋ソ
ース領域92と接触し更にＮ＋ソース領域92を貫通してＰ
＋コンタクト領域94とも接触している。なぜならば、ソ
ース領域92及びＰ＋コンタクト領域94は互いにオーミッ
ク接触するように高度にドープされるからである。オー
ミック接触は、更に、結晶基板に対する注入損傷により
向上される。
別の実施例においては、ソース領域92をコンタクト区
域内において完全に貫通して非等方的にエッチングし、
従ってソースコンタクト96がＰ＋本体コンタクト領域94
とＮ＋ソース領域92の両方に直接的に接触する。
域内において完全に貫通して非等方的にエッチングし、
従ってソースコンタクト96がＰ＋本体コンタクト領域94
とＮ＋ソース領域92の両方に直接的に接触する。
本明細書における何れの実施例も、原子のマイグレー
ションを防止し及び／又は接触抵抗値を減少させるため
に、ソースコンタクト96を形成する前に、タングステン
（Ｗ）又は耐火性金属シリサイド層を付着形成させるこ
とが可能である。
ションを防止し及び／又は接触抵抗値を減少させるため
に、ソースコンタクト96を形成する前に、タングステン
（Ｗ）又は耐火性金属シリサイド層を付着形成させるこ
とが可能である。
実施上、オン抵抗値を最小とするためにチャンネル領
域に近接してソースコンタクト96を形成することが望ま
しい。
域に近接してソースコンタクト96を形成することが望ま
しい。
第６乃至12図及び第５図に示した方法は、低ゲート−
ドレイン容量CGDを有するMOSFETを形成し、その場合
に、ソース領域92、本体コンタクト領域94及び本体領域
88はゲート80のドレイン端部部分と自己整合して形成さ
れる。VHF MOSFETを製造するこの方法においては、何
ら臨界的な整合公差は存在せず、そのことは、上述した
プロセス即ち方法が本質的にウエハ上に高い歩留りでMO
SFETを製造するものとしている。
ドレイン容量CGDを有するMOSFETを形成し、その場合
に、ソース領域92、本体コンタクト領域94及び本体領域
88はゲート80のドレイン端部部分と自己整合して形成さ
れる。VHF MOSFETを製造するこの方法においては、何
ら臨界的な整合公差は存在せず、そのことは、上述した
プロセス即ち方法が本質的にウエハ上に高い歩留りでMO
SFETを製造するものとしている。
第５図の構成においては、厚い酸化物部分86の上に形
成したゲート80の部分が垂直ゲート部分により薄い酸化
物部分90の上に形成したゲート80の部分と接続されてい
る。第５図のMOSFET構成体の別の実施例においては、該
金属層は、例えば蒸着プロセスにより意図的に劣ったス
テップカバレッジ即ち段差被覆を与える方法により形成
し、従ってゲート80の垂直部分はゲート80の水平部分と
比較して比較的薄いものとなる。比較的薄いゲート80の
垂直部分を有するこの様にして得られる構成体を、ゲー
ト80がAlから構成されるものと仮定した場合に、燐酸を
含有する市販のウェットアルミニウムエッチを使用して
等方的にエッチングし、厚い酸化物部分86の上方に形成
したゲート80の部分を薄い酸化物部分90の上方に形成し
たゲート80の部分から分離させる。この実施例を第13図
に示しており、その場合、上部ゲート120と下部ゲート1
24とが得られる。第13図のMOSFETにおける残りの要素は
第５図におけるものと同様であり、且つ第５図に関して
説明したものと同様のプロセスを使用して形成される。
成したゲート80の部分が垂直ゲート部分により薄い酸化
物部分90の上に形成したゲート80の部分と接続されてい
る。第５図のMOSFET構成体の別の実施例においては、該
金属層は、例えば蒸着プロセスにより意図的に劣ったス
テップカバレッジ即ち段差被覆を与える方法により形成
し、従ってゲート80の垂直部分はゲート80の水平部分と
比較して比較的薄いものとなる。比較的薄いゲート80の
垂直部分を有するこの様にして得られる構成体を、ゲー
ト80がAlから構成されるものと仮定した場合に、燐酸を
含有する市販のウェットアルミニウムエッチを使用して
等方的にエッチングし、厚い酸化物部分86の上方に形成
したゲート80の部分を薄い酸化物部分90の上方に形成し
たゲート80の部分から分離させる。この実施例を第13図
に示しており、その場合、上部ゲート120と下部ゲート1
24とが得られる。第13図のMOSFETにおける残りの要素は
第５図におけるものと同様であり、且つ第５図に関して
説明したものと同様のプロセスを使用して形成される。
本明細書に記載した全ての実施例において、一層高い
周波数動作に対しては、ソースコンタクトは、好適に
は、オーバーレイ金属である（例えば、第５図の右側に
示したもの）。このことは、低ドレイン対ソース容量C
DSに対しＰ本体領域88を比較的幅狭（約10ミクロン）と
することを可能としている。尚、簡単化のために、本明
細書に添付した全ての図面で２金属層を示しているわけ
ではない。
周波数動作に対しては、ソースコンタクトは、好適に
は、オーバーレイ金属である（例えば、第５図の右側に
示したもの）。このことは、低ドレイン対ソース容量C
DSに対しＰ本体領域88を比較的幅狭（約10ミクロン）と
することを可能としている。尚、簡単化のために、本明
細書に添付した全ての図面で２金属層を示しているわけ
ではない。
第13図のMOSFET構成体においては、ゲート電圧を下部
ゲート124へ印加し、一方別の電圧を上部ゲート120へ印
加する。上部ゲート120へ印加される正電圧がＮ−ドレ
イン82内に付加的なキャリアを形成させ且つMOSFETの電
流取扱い能力を増加させる上で効果的な上部ゲート120
とさせる。上部ゲート120上に負電圧を印加すると、MOS
FETのブレークダウン電圧を増加させる。
ゲート124へ印加し、一方別の電圧を上部ゲート120へ印
加する。上部ゲート120へ印加される正電圧がＮ−ドレ
イン82内に付加的なキャリアを形成させ且つMOSFETの電
流取扱い能力を増加させる上で効果的な上部ゲート120
とさせる。上部ゲート120上に負電圧を印加すると、MOS
FETのブレークダウン電圧を増加させる。
第14図において、上部ゲート120が上部ゲート電圧の
代わりにソース電圧へ接続した点を除いて第13図に示し
たものと同一の構成が示されている。従って、この形態
においては、上部ゲート120は、MOSFETがオフ状態にあ
る場合に、ドレイン82内の空乏領域を増加させるための
フィールドプレートとして機能する。このことは、MOSF
ETのブレークダウン電圧を向上させるべく作用する。
代わりにソース電圧へ接続した点を除いて第13図に示し
たものと同一の構成が示されている。従って、この形態
においては、上部ゲート120は、MOSFETがオフ状態にあ
る場合に、ドレイン82内の空乏領域を増加させるための
フィールドプレートとして機能する。このことは、MOSF
ETのブレークダウン電圧を向上させるべく作用する。
第15図に示した別の実施例においては、第13図の上部
金属ゲート120をウェットエッチプロセスを使用して除
去する。第５図に示した如く、点線で示したマスク125
が最初に形成されて酸化物86上のゲート金属の中央部分
を露出させる。ウェットエッチプロセスが露出された金
属を除去し更に露出された部分に隣接するゲート金属を
除去する。ゲート電圧をゲート124に印加してＰ本体領
域88内のチャンネル領域を反転させる。
金属ゲート120をウェットエッチプロセスを使用して除
去する。第５図に示した如く、点線で示したマスク125
が最初に形成されて酸化物86上のゲート金属の中央部分
を露出させる。ウェットエッチプロセスが露出された金
属を除去し更に露出された部分に隣接するゲート金属を
除去する。ゲート電圧をゲート124に印加してＰ本体領
域88内のチャンネル領域を反転させる。
第16a図に示した本発明の最も高速の実施例において
は、Ｐ本体領域88内のチャンネル領域の一部のみをオー
バーラップするように下部ゲー140が形成されており、
一方上部ゲート144はＰ本体領域88内のチャンネル領域
の残存部分とオーバーラップしている。この形態は、更
に、MOSFETのCGDを減少している。なぜならば、下部ゲ
ート140はドレイン82から比較的物理的に離れているか
らである。この形態においては、下部ゲート140により
形成される電界と関連し上部ゲート144により発生され
る電界が使用されてＰ本体領域88内のチャンネル領域を
反転させ、Ｎ＋ソース領域92とＮ−ドレイン82との間に
オーミックチャンネルを形成する。
は、Ｐ本体領域88内のチャンネル領域の一部のみをオー
バーラップするように下部ゲー140が形成されており、
一方上部ゲート144はＰ本体領域88内のチャンネル領域
の残存部分とオーバーラップしている。この形態は、更
に、MOSFETのCGDを減少している。なぜならば、下部ゲ
ート140はドレイン82から比較的物理的に離れているか
らである。この形態においては、下部ゲート140により
形成される電界と関連し上部ゲート144により発生され
る電界が使用されてＰ本体領域88内のチャンネル領域を
反転させ、Ｎ＋ソース領域92とＮ−ドレイン82との間に
オーミックチャンネルを形成する。
第16a図の構成体は、第５図に関し説明したものと同
様の方法を使用して形成されるが、異なる点としては、
Ｎ＋ソース領域92及びＰ＋コンタクト領域94のドライブ
インの後に、第11図に関して前述した酸化物エッチング
をより少ない時間の間実施して、窒化シリコン層102下
側の酸化物層100をより少ない分エッチング除去する。
このことを第17図に示してある。酸化物層100の終端部
分が、下部ゲート140と上部ゲート144とが界面を形成す
ることが所望されるＰ本体領域88の露出部分の上側に位
置されている。一実施例の横方向寸法を第17図に示して
ある。
様の方法を使用して形成されるが、異なる点としては、
Ｎ＋ソース領域92及びＰ＋コンタクト領域94のドライブ
インの後に、第11図に関して前述した酸化物エッチング
をより少ない時間の間実施して、窒化シリコン層102下
側の酸化物層100をより少ない分エッチング除去する。
このことを第17図に示してある。酸化物層100の終端部
分が、下部ゲート140と上部ゲート144とが界面を形成す
ることが所望されるＰ本体領域88の露出部分の上側に位
置されている。一実施例の横方向寸法を第17図に示して
ある。
第18図に示したステップにおいて、窒化シリコン層10
2を除去し、且つ酸化物層116を成長させる。
2を除去し、且つ酸化物層116を成長させる。
第16a図に示した如く、酸化物116をエッチングし、且
つソース領域92及び本体コンタクト領域94をオプション
によりエッチングしてこれらの領域を金属ソースコンタ
クトにより互いに短絡させる。次いで、好適には蒸着に
より金属導電層を付着形成し、ステップカバレッジ即ち
段差被覆が不良の金属層を提供する。次いで、この金属
層をマスクし且つ等方的にエッチングして上部ゲート14
4と、下部ゲート140と、且つオプションとしてソースコ
ンタクト148とを形成する。ソースコンタクト148は、
又、後に、爾後的に付着形成される酸化物層及び酸化物
部分116内の開口を介して形成することも可能であり、
その場合には、二層金属実施例が得られ、それは高周波
数及び高密度装置にとって好適なものである。
つソース領域92及び本体コンタクト領域94をオプション
によりエッチングしてこれらの領域を金属ソースコンタ
クトにより互いに短絡させる。次いで、好適には蒸着に
より金属導電層を付着形成し、ステップカバレッジ即ち
段差被覆が不良の金属層を提供する。次いで、この金属
層をマスクし且つ等方的にエッチングして上部ゲート14
4と、下部ゲート140と、且つオプションとしてソースコ
ンタクト148とを形成する。ソースコンタクト148は、
又、後に、爾後的に付着形成される酸化物層及び酸化物
部分116内の開口を介して形成することも可能であり、
その場合には、二層金属実施例が得られ、それは高周波
数及び高密度装置にとって好適なものである。
第16a図の構成においては、CGDは事実上除去されてい
る。上部ゲート144を交流（AC）短絡回路を介してソー
ス領域92へ接続させることが可能であり、且つその結果
得られるドレイン対上部ゲート容量は、第１図、第３図
及び第４図の従来技術のMOSFETにおけるCGD（又は
Crss）を構成し、本発明においてはCDSの一部として表
われる。この新たな構成の著しく改善されたスイッチン
グ特性を、第２図のゲート充電特性のグラフと重ね合わ
せて第16a図において破線で示してある。
る。上部ゲート144を交流（AC）短絡回路を介してソー
ス領域92へ接続させることが可能であり、且つその結果
得られるドレイン対上部ゲート容量は、第１図、第３図
及び第４図の従来技術のMOSFETにおけるCGD（又は
Crss）を構成し、本発明においてはCDSの一部として表
われる。この新たな構成の著しく改善されたスイッチン
グ特性を、第２図のゲート充電特性のグラフと重ね合わ
せて第16a図において破線で示してある。
第19図は第16a図の構成の変形である本発明の別の実
施例を示している。第19図において、上部ゲート144が
酸化物部分86から突出するオーバーハングを形成してい
る。この構成は、チャンネル領域の反転を確実にするた
めに、上部ゲート144と下部ゲート140の結合によりＮ＋
ソース92とドレイン82との間のチャンネル領域が完全に
オーバーラップされるという利点を有している。更に、
この構成は、初期的に上部ゲート144と下部ゲート140と
を接続する金属層の垂直部分をエッチング除去するため
の等方性エッチングに対する必要性なしに形成すること
が可能である。
施例を示している。第19図において、上部ゲート144が
酸化物部分86から突出するオーバーハングを形成してい
る。この構成は、チャンネル領域の反転を確実にするた
めに、上部ゲート144と下部ゲート140の結合によりＮ＋
ソース92とドレイン82との間のチャンネル領域が完全に
オーバーラップされるという利点を有している。更に、
この構成は、初期的に上部ゲート144と下部ゲート140と
を接続する金属層の垂直部分をエッチング除去するため
の等方性エッチングに対する必要性なしに形成すること
が可能である。
第９図の構成を製造する方法は第５図の構成を製造す
る方法と類似しているが、異なる点としては、第５図の
MOSFETを製造するための第11図及び第12図に示した処理
ステップにおいては、窒化物層102がその元の厚さの40
乃至50％が部分的にエッチングされるという点である。
このことは、完全にオーバーハングする窒化物部分114
を除去する。次いで、第20図に示した酸化物部分100の
側壁を再度1,000乃至2,000Åエッチングして、新たな小
さなオーバーハング形状の窒化物部分114Aを形成する。
次いで、例えば蒸着により金属層を付着形成し、且つ酸
化物層100の側壁上には垂直部分が形成されることはな
い。その結果得られる構成をマスクし且つエッチングし
て第19図の構成体を形成する。
る方法と類似しているが、異なる点としては、第５図の
MOSFETを製造するための第11図及び第12図に示した処理
ステップにおいては、窒化物層102がその元の厚さの40
乃至50％が部分的にエッチングされるという点である。
このことは、完全にオーバーハングする窒化物部分114
を除去する。次いで、第20図に示した酸化物部分100の
側壁を再度1,000乃至2,000Åエッチングして、新たな小
さなオーバーハング形状の窒化物部分114Aを形成する。
次いで、例えば蒸着により金属層を付着形成し、且つ酸
化物層100の側壁上には垂直部分が形成されることはな
い。その結果得られる構成をマスクし且つエッチングし
て第19図の構成体を形成する。
第21図は別体の上部ゲートを有するMOSFETの変形例で
ある本発明のより高い周波数の実施例を示している。第
21図において、上部ゲート160及び162がギャップにより
分離して示されている。この構成は、ドレイン82上にお
ける上部ゲート面積がより少ないために、より低いドレ
イン対上部ゲート容量CGDを有している。高電流能力
は、上部ゲート160及び162により形成されるフィールド
即ち電界により維持されている。この分割上部ゲート形
態は、第５図を含んだ上述した実施例の何れにおいて使
用することも可能であり、その場合に、酸化物86の上側
に位置したゲート80を開放させて更にCGDを減少させる
ことが可能である。
ある本発明のより高い周波数の実施例を示している。第
21図において、上部ゲート160及び162がギャップにより
分離して示されている。この構成は、ドレイン82上にお
ける上部ゲート面積がより少ないために、より低いドレ
イン対上部ゲート容量CGDを有している。高電流能力
は、上部ゲート160及び162により形成されるフィールド
即ち電界により維持されている。この分割上部ゲート形
態は、第５図を含んだ上述した実施例の何れにおいて使
用することも可能であり、その場合に、酸化物86の上側
に位置したゲート80を開放させて更にCGDを減少させる
ことが可能である。
第21図の高周波数MOSFETにおいて、ソースコンタクト
96は、好適には、9,000ÅのAu層の下側に2,000ÅのWTi
バリア層を有するオーバーレイ（二層金属）形態を有す
るように構成される。金属ソースコンタクトが、第19図
に示した如く、Ｐ＋本体コンタクト領域とＮ＋ソース領
域の両方に直接接触すべき場合の実施例においては、オ
ーミック接触を改善するためにWTi下側のコンタクト層
として好適にはプラチナシリサイドを使用する。
96は、好適には、9,000ÅのAu層の下側に2,000ÅのWTi
バリア層を有するオーバーレイ（二層金属）形態を有す
るように構成される。金属ソースコンタクトが、第19図
に示した如く、Ｐ＋本体コンタクト領域とＮ＋ソース領
域の両方に直接接触すべき場合の実施例においては、オ
ーミック接触を改善するためにWTi下側のコンタクト層
として好適にはプラチナシリサイドを使用する。
第21図のMOSFETの実施例においては、出発物質はＮ＋
（アンチモン）＜１−０−０＞シリコン基板であり、1.
5Ω・cmの固有抵抗を持った８ミクロンのエピタキシャ
ル層がその中に形成されている。
（アンチモン）＜１−０−０＞シリコン基板であり、1.
5Ω・cmの固有抵抗を持った８ミクロンのエピタキシャ
ル層がその中に形成されている。
酸化物層86は7,000Åの厚さを有している。ゲート酸
化物90は800Åの厚さを有している。本体領域88不純物
を注入する本体開口マスクは8.5ミクロンの幅を有して
いる。ゲート124の間の間隔は約25ミクロンである。ソ
ースコンタクトマスク開口は２ミクロンである。ゲート
124,160,162の長さは約2.5ミクロンである。注入ドーズ
は以下の如くである。Ｐ本体領域88の場合には、ボロン
イオンを使用し70KeVのエネルギで５×1013イオン数/cm
2であり、Ｐ＋本体コンタクト領域94の場合には、ボロ
ンイオンを使用して100KeVのエネルギで１×1015イオン
数/cm2であり、且つソース領域92の場合には、砒素イオ
ンを使用して、40KeVのエネルギで１×1016イオン数/cm
2である。チャンネル長は約１ミクロンであり、且つチ
ャンネル幅は約1100ミクロンである。
化物90は800Åの厚さを有している。本体領域88不純物
を注入する本体開口マスクは8.5ミクロンの幅を有して
いる。ゲート124の間の間隔は約25ミクロンである。ソ
ースコンタクトマスク開口は２ミクロンである。ゲート
124,160,162の長さは約2.5ミクロンである。注入ドーズ
は以下の如くである。Ｐ本体領域88の場合には、ボロン
イオンを使用し70KeVのエネルギで５×1013イオン数/cm
2であり、Ｐ＋本体コンタクト領域94の場合には、ボロ
ンイオンを使用して100KeVのエネルギで１×1015イオン
数/cm2であり、且つソース領域92の場合には、砒素イオ
ンを使用して、40KeVのエネルギで１×1016イオン数/cm
2である。チャンネル長は約１ミクロンであり、且つチ
ャンネル幅は約1100ミクロンである。
その結果得られる構成体は以下の如き電気的特性を有
している。
している。
VTH＠25μA: 1.0−1.5V BVDSS＠250μA: 80V GM＠25mA,VD＝10V:0.025mhos RDON＠VG＝10V: 32Ω VG＝0V,VD＝28Vにおいて： Ciss〜1.25pF （CGS＋CGD） Crss〜0.0425pF （CGD） COss〜0.625 pF （CDS＋CGD） オーバーレイ金属使用する場合には、好適には、ファ
ラデイシールドをソースコンタクトへ接続させ且つゲー
トボンディングパッドとドレインとの間に配置させてパ
ッド容量がCGDの一部となることを防止する。
ラデイシールドをソースコンタクトへ接続させ且つゲー
トボンディングパッドとドレインとの間に配置させてパ
ッド容量がCGDの一部となることを防止する。
付加的な実施例においては、第13図、第14図、第16a
図、第19図、第21図に関して説明した上部ゲートを下部
ゲートと同一の厚さの酸化物の上に付着形成し且つマス
キング及びエッチプロセスにより下部ゲートから分離さ
せる。代表的な実施例を第22図に示してあり、その場
合、ゲート152及び154を酸化物156の同一の厚さのもの
の上に形成する。更に、ゲート152及び154の両方がチャ
ンネル領域の一部の上に位置する場合もあり又は位置し
ない場合もある。第22図における残りの要素は第５図に
示したものと同一である。
図、第19図、第21図に関して説明した上部ゲートを下部
ゲートと同一の厚さの酸化物の上に付着形成し且つマス
キング及びエッチプロセスにより下部ゲートから分離さ
せる。代表的な実施例を第22図に示してあり、その場
合、ゲート152及び154を酸化物156の同一の厚さのもの
の上に形成する。更に、ゲート152及び154の両方がチャ
ンネル領域の一部の上に位置する場合もあり又は位置し
ない場合もある。第22図における残りの要素は第５図に
示したものと同一である。
第23図は別個の上部ゲートと下部ゲートとを使用する
本明細書において説明した構成体の新たな模式的概略図
を示している。
本明細書において説明した構成体の新たな模式的概略図
を示している。
第24図は本発明の別の実施例に基づく横方向MOSFETを
示しており、その場合、ゲート部分160は厚い酸化物86
の上側に形成されており、且つゲート部分162は薄い酸
化物90の上側に形成されている。ゲート部分160及び162
は、第13図に関して説明した如く、分離させることが可
能である。第24図のMOSFETは、第５図の縦型MOSFETを製
造する場合に使用したものと同様のステップを使用して
形成するが、異なる点としては、第23図においては、Ｎ
＋ドレインコンタクト領域168は基板82の上表面に形成
される。基板82は、Ｎ型又はＰ型の何れかとすることが
可能である。基板82がＰ型にある場合には、Ｐ本体領域
88を除去することが可能である。
示しており、その場合、ゲート部分160は厚い酸化物86
の上側に形成されており、且つゲート部分162は薄い酸
化物90の上側に形成されている。ゲート部分160及び162
は、第13図に関して説明した如く、分離させることが可
能である。第24図のMOSFETは、第５図の縦型MOSFETを製
造する場合に使用したものと同様のステップを使用して
形成するが、異なる点としては、第23図においては、Ｎ
＋ドレインコンタクト領域168は基板82の上表面に形成
される。基板82は、Ｎ型又はＰ型の何れかとすることが
可能である。基板82がＰ型にある場合には、Ｐ本体領域
88を除去することが可能である。
従って、一層低いゲート対ドレイン容量CGDを有する
改良したMOSFETについて説明し、その場合、ソース及び
本体領域は何ら臨界的なマスキングステップを使用する
ことなしに、ゲートに関して精密に整合され、且つ寄生
バイポーラトランジスタは動作不能状態とされる。本発
明の特定の実施例について説明したが、当業者にとっ
て、最も広義において本発明から逸脱することなしに変
化及び修正を行なうことが可能であることは明らかであ
る。例えば、全ての導電型を特に説明したものと反対の
ものとすることが可能であり、且つ種々の寸法を必要に
応じ修正することが可能である。従って、請求の範囲
は、本発明の範囲及び精神の範囲内に入るこの様な全て
の変形及び修正を包含すべきものである。
改良したMOSFETについて説明し、その場合、ソース及び
本体領域は何ら臨界的なマスキングステップを使用する
ことなしに、ゲートに関して精密に整合され、且つ寄生
バイポーラトランジスタは動作不能状態とされる。本発
明の特定の実施例について説明したが、当業者にとっ
て、最も広義において本発明から逸脱することなしに変
化及び修正を行なうことが可能であることは明らかであ
る。例えば、全ての導電型を特に説明したものと反対の
ものとすることが可能であり、且つ種々の寸法を必要に
応じ修正することが可能である。従って、請求の範囲
は、本発明の範囲及び精神の範囲内に入るこの様な全て
の変形及び修正を包含すべきものである。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (24)
- 【請求項１】MOSFET対構成体において、第一表面を持っ
た第一導電型の基板が設けられており、前記基板の底部
表面は前記MOSFET対構成体に対するドレインコンタクト
領域として作用し、第二導電型の第一及び第二本体領域
が前記基板の前記上表面内に形成されると共に前記基板
の前記上表面の第一区域により互いに分離されており、
前記第一導電型の第一及び第二ソース領域が前記基板の
前記上表面内において且つ前記本体領域のそれぞれのも
のの内部に形成されており、上部部分と、第一下部部分
と、第二下部部分とを有する導電性ゲートが設けられて
おり、前記第一下部部分は第一厚さの絶縁層により前記
第一本体領域の周辺部と前記第一ソース領域との間の前
記第一本体領域内のチャンネル領域から絶縁されてお
り、前記第二下部部分は前記第一厚さの絶縁層により前
記第二本体領域の周辺部と前記第二ソース領域との間に
おける前記第二本体領域内のチャンネル領域から絶縁さ
れており、前記上部部分は第二厚さの絶縁層により前記
基板の前記上表面の前記第一区域から絶縁されており、
前記第二厚さは前記第一厚さよりも大きなものであり、
前記ゲートの前記上部部分は第一上部部分と第二上部部
分とに分割されており、前記第一上部部分も前記第二上
部部分の何れも前記第一区域の中央部分の上側に位置す
るものでないことを特徴とするMOSFET対構成体。 - 【請求項２】MOSFET構成体において、上表面を持った第
一導電型の基板が設けられており、前記第一導電型のド
レインが前記基板よりも一層高度にドープされており、
第二導電型の本体領域が前記基板の前記上表面内に形成
されており、前記第一導電型のソース領域が前記基板の
前記上表面内に形成され且つ前記本体領域内に形成され
ており、下部ゲート部分から電気的に分離された上部ゲ
ート部分を有する導電性ゲートが設けられており、前記
下部ゲート部分は第一厚さの絶縁層により前記本体領域
の周辺部と前記ソース領域との間に位置した前記本体領
域内のチャンネル領域の第一部分から絶縁され且つオー
バーラップしており、前記上部ゲート部分は第二厚さの
絶縁層により前記チャンネル領域の第二部分から絶縁さ
れ且つオーバーラップしており、前記上部ゲート部分
は、更に、前記第一導電型の前記基板の前記上表面上方
に延在しており、前記第二厚さが前記第一厚さよりも大
きいものであることを特徴とするMOSFET構成体。 - 【請求項３】請求項２において、前記上部ゲート部分が
前記チャンネル領域の前記第二部分を反転させるために
上部ゲート電圧を受取るべく接続されており、且つ前記
下部ゲート部分が前記チャンネル領域の前記第一部分を
反転させるために別の下部ゲート電圧を受取るべく接続
されていることを特徴とするMOSFET構成体。 - 【請求項４】請求項２において、前記上部ゲート部分が
AC短絡回路を介して前記ソース領域へ接続されているこ
とを特徴とするMOSFET構成体。 - 【請求項５】請求項２において、前記上部ゲート部分が
前記第二厚さの前記絶縁層に対しオーバーハングを構成
していることを特徴とするMOSFET構成体。 - 【請求項６】MOSFET構成体において、上表面を有してお
り第一導電型の基板が設けられており、前記第一導電型
のドレインは前記基板よりも一層高度にドープされてお
り、第二導電型の本体領域が前記基板の前記上表面内に
形成されており、前記第二導電型の本体コンタクト領域
が前記本体領域内に形成されており且つ前記本体領域よ
りも一層高度にドープされており、前記本体コンタクト
領域は前記基板の前記上表面へ延在しておらず、前記第
一導電型のソース領域が前記基板よりも一層高度にドー
プされており且つ前記本体コンタクト領域の上側に実質
的に完全に位置するように前記本体領域内に形成されて
おり、導電性ゲートが前記本体領域の周辺部と前記ソー
ス領域との間に位置した前記本体領域内のチャンネル領
域から絶縁され且つその上方に形成されていることを特
徴とするMOSFET構成体。 - 【請求項７】請求項６において、更に、導電性電極が直
接的に前記ソース領域と接触し且つ前記本体コンタクト
領域とは直接的に接触することはなく、前記本体コンタ
クト領域との電気的コンタクトは前記ソース領域を介し
て行なわれており、前記ソース領域及び前記本体コンタ
クト領域のドーピングは前記ソース領域及び前記本体コ
ンタクトが互いに基本的にオーミック接触状態であるよ
うなレベルのものであることを特徴とするMOSFET構成
体。 - 【請求項８】請求項６において、更に、前記ソース領域
及び前記本体コンタクト領域と直接接触するようにに前
記ソース領域を貫通して導電性電極が設けられており、
その際に前記ソース領域と前記本体コンタクト領域とを
短絡されていることを特徴とするMOSFET構成体。 - 【請求項９】請求項６において、前記ドレインが前記基
板の前記上表面内に形成されていることを特徴とするMO
SFET構成体。 - 【請求項１０】請求項６において、前記ドレインが前記
基板の底部表面上に形成されていることを特徴とするMO
SFET構成体。 - 【請求項１１】請求項１において、前記上部部分が前記
第一及び第二下部部分へ短絡されていることを特徴とす
るMOSFET構成体。 - 【請求項１２】請求項１において、前記上部部分が前記
第一及び第二下部部分へ短絡されていないことを特徴と
するMOSFET構成体。 - 【請求項１３】MOSFET対構成体を製造する方法におい
て、第一導電型の基板の上表面内に第二導電型の第一及
び第二本体領域を形成し且つ前記基板の前記上表面の第
一区域により前記第一及び第二本体領域を互いに離隔さ
せ、前記基板の底部表面は前記MOSFET対構成体用のドレ
インコンタクト領域として作用し、前記基板の前記上表
面内に且つ前記本体領域のそれぞれのものの中に前記第
一導電型の第一及び第二ソース領域を形成し、上部部分
と、第一下部部分と、第二下部部分とを有する導電性ゲ
ートを形成し、前記第一下部部分は第一厚さの絶縁層に
より前記第一本体領域の周辺部と前記ソース領域との間
の前記第一本体領域内のチャンネル領域から絶縁されて
おり、前記第二下部部分は前記第一厚さの絶縁層により
前記第二本体領域の周辺部と前記ソース領域との間の前
記第二本体領域内のチャンネル領域から絶縁されてお
り、前記上部部分は第二厚さの絶縁層により前記基板の
前記上表面の前記第一区域から絶縁されており、尚前記
第二厚さは前記第一厚さよりも一層大きいものであり、
前記ゲートの前記上部部分は第一上部部分と第二上部部
分とに分割されており前記第一上部部分も前記第二上部
部分も前記第一区域の中央部分の上側に位置するもので
はなく、上記各ステップを有することを特徴とする方
法。 - 【請求項１４】請求項13において、更に、前記第一及び
第二下部部分に対し前記上部部分を短絡させるステップ
を有することを特徴とする方法。 - 【請求項１５】請求項13において、更に、前記上部部分
を前記第一及び第二下部部分から電気的に絶縁するステ
ップを有することを特徴とする方法。 - 【請求項１６】MOSFET構成体を製造する方法において、
第一導電型の基板の上表面内に第二導電型の本体領域を
形成し、前記基板は前記第一導電型のドレインを有して
おり、前記本体領域内で前記基板の前記上表面内に前記
第一導電型のソース領域を形成し、下部ゲート部分から
電気的に分離された上部ゲート部分を有する導電性ゲー
トを形成し、前記下部ゲート部分は第一厚さの絶縁層に
より前記本体領域の周辺部と前記ソース領域との間に位
置した前記本体領域内のチャンネル領域の第一部分から
絶縁され且つそれとオーバーラップしており、前記上部
ゲート部分は第二厚さの絶縁層により前記チャンネル領
域の第二部分から絶縁され且つそれとオーバーラップし
ており、前記上部ゲート部分は、更に、前記基板の前記
上表面上に延在しており、前記第二厚さが前記第一厚さ
よりも一層厚いものである、上記各ステップを有するこ
とを特徴とする方法。 - 【請求項１７】請求項16において、更に、前記チャンネ
ル領域の前記第二部分を反転させるために上部ゲート電
圧を受取るべく前記上部ゲート部分を接続させ、前記チ
ャンネル領域の前記第一部分を反転させるために別個の
下部ゲート電圧を受取るべく前記下部ゲート部分を接続
させる、上記各ステップを有することを特徴とする方
法。 - 【請求項１８】請求項16において、更に、AC短絡回路を
介して前記上部ゲート部分を前記ソース領域へ接続させ
るステップを有することを特徴とする方法。 - 【請求項１９】請求項16において、更に、前記第二厚さ
の前記絶縁層に対しオーバーハング形状を有する前記上
部ゲート部分を形成するステップを有することを特徴と
する方法。 - 【請求項２０】MOSFET構成体を製造する方法において、
第一導電型の基板の上表面内に第二導電型の本体領域を
形成し、前記基板は前記第一導電型のドレインを有して
おり、前記本体コンタクト領域が前記基板の前記上表面
へ延在することがないように前記本体領域内に前記第二
導電型の本体コンタクト領域を形成し、前記本体コンタ
クト領域は前記本体領域よりも一層高度にドープされて
おり、前記本体コンタクト領域の実質的に完全に上側に
位置するように前記本体領域内に前記第一導電型のソー
ス領域を形成し、前記ソース領域は前記基板よりも一層
高度にドープされており、前記本体領域の周辺部と前記
ソース領域との間に位置した前記本体領域内のチャンネ
ル領域の上方に導電性ゲートを形成し、前記導電性ゲー
トが前記チャンネル領域から絶縁されている、上記各ス
テップを有することを特徴とする方法。 - 【請求項２１】請求項20において、更に、前記ソース領
域と直接的に接触するが前記本体コンタクト領域とは直
接的に接触しない導電性電極を形成するステップを有し
ており、その場合に前記本体コンタクト領域との電気的
接触は前記ソース領域を介して行なわれ、前記ソース領
域及び前記本体コンタクト領域のドーピングは前記ソー
ス領域と前記本体コンタクト領域とを基本的に互いにオ
ーミック接触状態とさせるようなレベルのものであるこ
とを特徴とする方法。 - 【請求項２２】請求項20において、更に、前記ソース領
域及び前記本体コンタクト領域と直接的に接触するよう
に前記ソース領域を貫通して導電性電極を形成するステ
ップを有しており、その際に前記ソース領域と前記本体
コンタクト領域とを短絡させることを特徴とする方法。 - 【請求項２３】請求項20において、更に、前記基板の前
記上表面内に前記ドレインを形成するステップを有する
ことを特徴とする方法。 - 【請求項２４】請求項20において、更に、前記基板の底
部表面上に前記ドレインを形成するステップを有するこ
とを特徴とする方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US47350490A | 1990-02-01 | 1990-02-01 | |
| US473,504 | 1990-02-01 | ||
| PCT/US1991/000396 WO1991011826A1 (en) | 1990-02-01 | 1991-01-22 | Mosfet structure having reduced gate capacitance and method of forming same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05507385A JPH05507385A (ja) | 1993-10-21 |
| JP3092940B2 true JP3092940B2 (ja) | 2000-09-25 |
Family
ID=23879809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03504415A Expired - Fee Related JP3092940B2 (ja) | 1990-02-01 | 1991-01-22 | 減少させたゲート容量を有するｍｏｓｆｅｔ構成体及びその製造方法 |
Country Status (9)
| Country | Link |
|---|---|
| EP (1) | EP0513185B1 (ja) |
| JP (1) | JP3092940B2 (ja) |
| KR (1) | KR100226874B1 (ja) |
| AT (1) | ATE154469T1 (ja) |
| AU (1) | AU640993B2 (ja) |
| CA (1) | CA2073966C (ja) |
| DE (1) | DE69126521T2 (ja) |
| SG (1) | SG48388A1 (ja) |
| WO (1) | WO1991011826A1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5273922A (en) * | 1992-09-11 | 1993-12-28 | Motorola, Inc. | High speed, low gate/drain capacitance DMOS device |
| DE69429656T2 (de) * | 1993-02-23 | 2002-10-17 | Thunderbird Tech Inc | Fermi-schwellenspannungs-feldeffekttransistor mit hohem sättigungsstrom und niedrigem leckstrom |
| DE69505348T2 (de) * | 1995-02-21 | 1999-03-11 | St Microelectronics Srl | Hochspannungs-MOSFET mit Feldplatten-Elektrode und Verfahren zur Herstellung |
| EP0925610A1 (de) * | 1996-07-16 | 1999-06-30 | Siemens Aktiengesellschaft | Halbleiterbauelement mit einer steuerelektrode zur modulation der leitfähigkeit eines kanalbereichs unter verwendung einer feldplattenstruktur |
| DE19905421B4 (de) * | 1999-02-10 | 2005-07-28 | Semikron Elektronik Gmbh | Leistungshalbleiterbauelement mit reduzierter Millerkapazität |
| US6555883B1 (en) * | 2001-10-29 | 2003-04-29 | Power Integrations, Inc. | Lateral power MOSFET for high switching speeds |
| CN100508211C (zh) | 2003-01-21 | 2009-07-01 | 西北大学 | 快速开关功率绝缘栅半导体器件 |
| US9508846B2 (en) | 2014-04-18 | 2016-11-29 | Stmicroelectronics S.R.L. | Vertical MOS semiconductor device for high-frequency applications, and related manufacturing process |
| CN108565289A (zh) * | 2018-06-26 | 2018-09-21 | 南京方旭智芯微电子科技有限公司 | 超结场效应管及超结场效应管的制造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4290077A (en) * | 1979-05-30 | 1981-09-15 | Xerox Corporation | High voltage MOSFET with inter-device isolation structure |
| US4455565A (en) * | 1980-02-22 | 1984-06-19 | Rca Corporation | Vertical MOSFET with an aligned gate electrode and aligned drain shield electrode |
| DE3040775A1 (de) * | 1980-10-29 | 1982-05-13 | Siemens AG, 1000 Berlin und 8000 München | Mis-gesteuertes halbleiterbauelement |
| NL8103218A (nl) * | 1981-07-06 | 1983-02-01 | Philips Nv | Veldeffekttransistor met geisoleerde stuurelektrode. |
| JPS58153368A (ja) * | 1982-03-09 | 1983-09-12 | Toshiba Corp | 絶縁ゲ−ト型電界効果トランジスタ |
| JPH0652792B2 (ja) * | 1985-02-26 | 1994-07-06 | 日産自動車株式会社 | 半導体装置 |
| EP0211972A1 (en) * | 1985-08-07 | 1987-03-04 | Eaton Corporation | Raised gate efet |
-
1991
- 1991-01-22 AU AU72527/91A patent/AU640993B2/en not_active Ceased
- 1991-01-22 AT AT91904230T patent/ATE154469T1/de not_active IP Right Cessation
- 1991-01-22 KR KR1019920701848A patent/KR100226874B1/ko not_active IP Right Cessation
- 1991-01-22 EP EP91904230A patent/EP0513185B1/en not_active Expired - Lifetime
- 1991-01-22 CA CA002073966A patent/CA2073966C/en not_active Expired - Fee Related
- 1991-01-22 WO PCT/US1991/000396 patent/WO1991011826A1/en active IP Right Grant
- 1991-01-22 DE DE69126521T patent/DE69126521T2/de not_active Expired - Fee Related
- 1991-01-22 SG SG1996009288A patent/SG48388A1/en unknown
- 1991-01-22 JP JP03504415A patent/JP3092940B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| WO1991011826A1 (en) | 1991-08-08 |
| CA2073966A1 (en) | 1991-08-02 |
| CA2073966C (en) | 2001-05-08 |
| ATE154469T1 (de) | 1997-06-15 |
| EP0513185A1 (en) | 1992-11-19 |
| DE69126521D1 (de) | 1997-07-17 |
| EP0513185A4 (en) | 1993-05-05 |
| SG48388A1 (en) | 1998-04-17 |
| EP0513185B1 (en) | 1997-06-11 |
| DE69126521T2 (de) | 1997-09-25 |
| AU640993B2 (en) | 1993-09-09 |
| JPH05507385A (ja) | 1993-10-21 |
| AU7252791A (en) | 1991-08-21 |
| KR100226874B1 (ko) | 1999-10-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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