JPH0334718A

JPH0334718A - 半導体集積回路

Info

Publication number: JPH0334718A
Application number: JP1169677A
Authority: JP
Inventors: Hatsuhiro Kato; 初弘加藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-06-30
Filing date: 1989-06-30
Publication date: 1991-02-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、ＥＣＬ　（エミッタ結合論理）型の論理振幅
を持った信号を使用する半導体集積回路に係わり、特に
電源電圧を低くするのに適したトランスファゲートに関
する。

（従来の技術）従来の、シリーズゲーテングによって作られた、ＥＣＬ
Ｉ２の信号をラッチするブリップフロップを第５図に示
す。この回路は、クロック式のフリップフロッ、プであ
り、クロック信号が参黒信号ＶＢＢ　　より高レベルの
とき、相補的な信号Ａ、Ａを取り込み、ＣＫがＶＩＩＢ
　　より低レベルになったときにこれらの信号Ａ、Ａを
ラッチする回路である。

第５図に示した回路の動作可能な電源電圧は、参照電圧
ＶＢＢ　　により制限されている。特に、抵抗素子Ｓ、
、Ｓ、の抵抗値を大きくし、ラッチ信号を増幅する場合
や、高電圧源ＶＣＣの電位を低電圧源ｖ、ｓの電位に近
づけて電源電圧を低くしたいときには、この参照電圧Ｖ
　ＢＢ’の存在が問題になる。

即ち、ＥＣＬ型の集積回路においては、シリーズゲーテ
ィングを多段に重ねると、これに伴って、回路が正常に
動作する電源電圧の下限を十分に小さくすることができ
なくなる。この下限は、バイポーラトランジスタが飽和
状態になる点で決まる。そしてこの問題は、シリーズゲ
ーティングと共に信号の増幅を行う場合に特に深刻とな
る。

（発明が解決しようとする課題）このように従来、シリーズゲーティングによってＥＣＬ
論理回路を作ると、回路が正常に動作するａＳＳ圧の下
限を十分に小さくすることができないという問題があっ
た。

本発明は、上記事情を考慮してなされたもので、その目
的とするところは、シリーズゲーティングによらずクロ
ックによる信号の転送とラッチを行うことができ、回路
が正常に動作する電源電圧の下限を十分に小さくするこ
とのできるＥＣＬ型の半導体集積回路を提供することに
ある。

［発明の構成］（課題を解決するための手段）上述の目的を実現するために、本発明では、コレクタド
テングにより一種のトランスファゲートを作った。この
トランスファゲートはクロックが低いレベルのとき相補
信号が次段に伝達し、クロックが高いレベルのとき出力
ノードが同一レベルとなるものである。

即ち本発明は、ＥＣＬ型の半導体集積回路において、エ
ミッタ結合された第１．第２及び第３のバイポーラトラ
ンジスタの組と、エミッタ結合された第４．第５及び第
６のバイポーラトランジスタの組と、前記トランジスタ
の各組のエミッタ結合部と第１の電圧源との間にそれぞ
れ設けられた電流源と、第２及び第３のトランジスタの
コレクタを共通接続すると共に第４のトランジスタのコ
レクタを接続してなる第１のノードと、第５及び第６の
トランジスタのコレクタを共通接続すると共に第１のト
ランジスタのコレクタを接続してなる第２のノードと、
”第１及び第２のノードと第２の電圧源との間にそれぞ
れ設けられた抵抗素子とを設けるようにしたものである
。

（作用）本発明によれば、第３及び第６のバイポーラトランジス
タのそれぞれのベースに相補的な入力信号を、第２及び
第５のバイポーラトランジスタのベースにクロック信号
を、また第１及び第４のトランジスタのベースに参照信
号を入力することにより、クロック信号が参照信号より
高いレベルのとき第１及び第２のノードを同電位にでき
、且つクロック信号が参照信号より低いレベルのとき第
１及び第２のノードに相補的な信号を出現させることが
できる。そしてこの回路を用いると、シリーズゲーティ
ングを行うことなしに、クロックによる信号の転送とラ
ッチを行うことができるので、電源電圧の下限を十分に
小さくすることが可能となる。

（実施例）以下、本発明の詳細を図示の実施例によって説明する。

第１図は本発明の一実施例に係わるトランスファゲート
を示す回路構成図である。図中Ｑ。

〜Ｑ６は、全てＮＰＨのバイポーラトランジスタである
。第１〜第３のトランジスタＱ、〜Ｑ３の組はエミッタ
結合され、このエミッタ結合部は電流源Ｉ工を介して低
電圧源ｖｓｓに接続されている。同様に、第４〜第６の
トランジス夕Ｑ４〜Ｑ６の組もエミッタ結合され、この
エミッタ結合部は電流源Ｉ、を介して低電圧諒ＶＳＳに
接続されている。

トランジスタＱ２．Ｑ、及びＱ４のコレクタが共通接続
されて第１のノービシ１が形成され、このノービシ１は
抵抗Ｒ１を介して高電圧源Ｖｃｃに接続されＣいる。同
様に、］・ランジスタＱ５．Ｑ６及びＱ、のコレクタが
共通接続されて第２のノービシ２が形成され、このノ〜
ドシ２は抵抗Ｒ２を介して高電圧源Ｖ、、、に接続され
ている。

そして、トランジスタＱ−，Ｑ４のベースは共通接続さ
れ、１＝の接続部に参照電圧ＶＢＢが入力され、トラン
ジスタＱ２．Ｑ−のベースにクロックＣＫが人力され、
またトランジスタＱ、。

Ｑ６のベースに相補的な入力信号Ａ、Ａが人力されるも
のとなっている。

ここで、電流と抵抗との関係として、ＲＩ　１　＋　””Ｒ２１２が成立している場合を考える。また以下の説明では、特
にＲＩ　　ＩＩ　−Ｒ２１２−Ｖ、　／２である場合に限
って説明する。ここにｖｆは、ＥＣＬ型信号の論理振幅
、即ちダイオードのカットオフ電圧である。参照電位Ｖ
ＩＩＢがトランジスタＱ、、Ｑ、のベースに印加されて
いるが、その電位はＶ　ｃｃ−３Ｖ　ｔ　／　２である
とする。また、トランジスタＱ３．Ｑ６のベースに入力
している信号Ａ、Ａが人力信号であり、トランジスタＱ
２．Ｑ５のベースに人力している信号がクロックＣＫで
ある。これらの信号の高レベルはＶＣＣ−Ｖ、、低レベ
ルはＶｃＣ−２ｖ、であるとする。

次に、この回路の動作を、第２図に示すタイミングチャ
ートを参照して説明する。クロックＣＫが高レベル“Ｈ
”のとき、入力信号Ａ、　Ａの値の如何によらず、ｖＢ
Ｂが人力しているトランジスタＱ１．Ｑ４は、オフ状態
にある。従って、電流はノービシ１．ν、を均等に通っ
て抵抗Ｒ，，Ｒ２に等しく流れる。このため、ノーダシ
１．シ２の電位は共にＶ　ｃｃ　　Ｖ　ｒ　／　２とな
る。

一方、クロックＣＫが低レベル″Ｌ”のとき、トランジ
スタＱ２．Ｑ％がオフ状態になる。電流１１はトランジ
スタＱ１．Ｑ３で構成されるカレントスイッチで、電流
！２はトランジスタＱ４．Ｑ６で構成されるカレントス
イッチで振り分けられる。結果的には、ノービシ３．シ
２のうち、相補信号Ａ、Ａが高レベルである側のノード
に電流が集中する。今、Ａが高レベルであれば、ノード
ν、に電流ＩＩ、１２が集合し、抵抗Ｒ，には電流！、
＋１２が流れることになる。このときノードν、の電位
は、ｖｃｃ　　ＲＩ　　（１＋　＋　１２　）　−Ｖ（（Ｖ
ｒとムる。

ところがノービシ２には電流が流れないため、その電位
はＶＣＣとなる。即ち、ノービシ１゜ν２にはＥＣＬ型
の論理振幅を持つ信号が現れる。そして、Ａが低レベル
のとき、逆にノービシ１が”ＣＣ＊　ノービシ２がｖｃ
ｃ　　ｖ、の電位を持つ。

このように第１図の回路では、クロックＣＫが高レベル
のときノーダシ１．シ２に同電位ＶｃｃＶ＋／２が、ク
ロックＣＫが低レベルのときノーダシ１．シ２にＥＣＬ
型の論理信号が人力Ａ、Ａに依存して現れることが判っ
た。即ち、第１図の回路は一種のトランスファゲートで
ある。

かくして本実施例によれば、シリーズゲーテングを行う
ことなくデータのクロックによる転送を行うことができ
る。また、本実施例と適当な回路を用いればデータのラ
ッチも可能である。ラッチデータの振幅は、ＥＣＬのみ
ならずＣＭＯＳ型の論理振幅を持たすこともできる。

そしてこの場合、シリーズゲーティングを不要としてい
ることから、高電圧源ＶＣＣを低電圧源Ｖｓ、に近付け
ることができ、電源電圧の下限を十分に小さくすること
が可能となる。

第３図は、第１図に示すトランファゲートを用いて作っ
た応用例であり、クロック式のフリツブフロップを示し
でいる。なお、禎１図と同−ｉ分には同一符号を付して
、その詳しい説明は省略する。この回路の働きは、前記
第５図のものと同じである。

トランスファゲート部は、第１図に示す回路構成に加え
、ノービシ４．シ２にそれぞれのベースが接続されたＮ
ＰＮバイポーラトランジスタＱ７．Ｑｓから構成され、
トランジスタＱ７゜Ｑ８のコレクタは高電圧源ＶＣＣに
接続され、エミッタは電流源を介して低電圧源ＶＳＳに
接続されている。

一方、ＥＣＬラッチ回路部は、エミッタ結合されたＮＰ
Ｎバイポーラトランジスタ８１〜Ｂいと、トランジスタ
Ｂｌ、Ｂ３のコレクタを共通接続したノードｔ、にベー
スを接続されたバイポーラトランジスタＢ９と、トラン
ジスタＢ２．Ｂ、のコレクタを共通接続したノードｔ、
にベースを接続されたバイポーラトランジスタ８６等か
ら構成されている。そして、前記トランジスタＱ７．Ｑ
ＡのエミッタはトランジスタＢ３．Ｂ４のベースに接続
されている。

この回路において、クロックＣＫが低ｌノベルのとき入
力信号Ａ、Ａがノービシ１．シ２に出力し、エミッタフ
ォロアのトランジスタＱ７゜Ｑｓを介して信号Ｂ、Ｂと
して、次段のラッチ回路部に伝達される。信号Ｂ、Ｂは
トランジスタＢ、、Ｂ４に人力し、ている。トランジス
タＢ、、Ｂ４のエミッタサイズは、トランジスタＢ、、
Ｂ、のエミッタ・サイズよりも十分に大きいとする。然
るとき、電流Ｉ、はトランジスタＢｌ、Ｂ２で形成され
るカレントスイッチよりもトランジスタＢｑ、Ｂ４で形
成されているカレントスイッチで、その流れる経路が定
まり、ラッチデータＣ，Ｃの反転が可能となる３゜一方
、クロックＣＫが高レベルのとき、トランスファゲート
の出力信号Ｂ、Ｂは同電位となり、Ｌ、かもトランジス
タＢ、、Ｂ２のベースに入るラッチデー・−夕中間の電
位を取る。即ち、出力信号Ｂ、ＢはトランジスタＢ、、
Ｂ２のベースに人力されでいる信号の参照電位となる。

トランジスタＢ、、Ｂ４及びトランジスタＢ２゜Ｂ、が
カレントスイッチになるが、このスイッチにより決まる
電流Ｊ、の経路は同じであり、１７かもラッチを保存す
るものである。従って、クロックＣＫが低レベルから高
レベルと移行しても、ＥＣＬラッチ回路にラッチされて
いるデータＣ，Ｃは不変である。

第４図はＣＭＯＳ型の論理振幅でラッチを行う回路に本
発明のトランスファゲートを接続した・−例である。Ｃ
ＭＯＳラッチ回路の動作は、第３図のＥＣＬラッチ回路
と同様に、トランスファゲートからの信号Ｂ、Ｂが同電
位であれば、ラッチデータは反転せず、Ｂ、Ｂが振幅を
持っているときにそのデータが反転するというものであ
る。

なお、第４図におけるラッチ回路部の具体的な構成及び
動作は次の通りである。

ＰチャネルＭＯ８）ランジスタＰ、、Ｐ２及びＮチャネ
ルＭＯＳトランジスタＮ、、Ｎ２から２つのＣＭＯＳイ
ンバータが形成され、これらのインバータの人力と出力
とを相互に接続することによりフリップ・フロップが構
成されている。フリプブφプロップの内部ノードｔ。

ｔ２には、充電回路が接続されている。この充電回路は
、ＮＰＮのバイポーラトランジスタＢ１．Ｂ２、Ｐチャ
ネルＭＯ３）ラン・アスタＰ　３　＊　　Ｐ　４　、さ
らに負荷素子としてのＭＯＳ）ランジスタＮ、、Ｎ、及
び抵抗Ｒ，，Ｒ４で構成されている。

即ち、ノードｔ、にはトランジスタＢ２のエミッタが接
続され、Ｂ、のコレクタは高電圧源ＶＣＣに接続さねで
いる。Ｂ１のベースと低電圧源ＶＳＳとの間には負荷素
子Ｎ３．Ｒ３が接続され、またＢ１のベースにはＭＯＳ
）ランジスタＰ、のドレインが接続されＣいる。そして
、Ｐ、のベースにＥＣＬ型信号Ｂが、ソースにＢの相補
信号であるＢが入力されるものとなっている。同様に、
ノードｔ２にはトランジスタＢ２のエミッタが接続され
、Ｂ２のコレクタは高電圧源■ｃｃに接続されている。

Ｂ２のベースと低電圧源ＶＳＳとの間には負荷素子Ｎ、
、Ｒ４が接続され、またＢ２のベースにはＭＯＳトラン
ジスタＰ、のド１ノインが接続されτいろ。そして、Ｐ
　４のソースに信号Ｂが、ベースに信号Ｂが人力される
ものとなっている。

なお、ＥＣＩ、＋４！！信号Ｂ、ＢはＣＭ　ＯＳ型信号
に変換されノード史、。ｔ、：こ現れる１、二Ｕ）変換
さイ】、た信号をＣ，Ｃとして図示（、ｉ′こ。また、
負荷素子は、ＰチャネルＭＯ３）ラニ、？スタがオフの
状態のとき、ベース１．７蓄積された車前を放電するた
めに設けた素子ｉ”、もつ、＋の抵抗値はｐ４−、ネｌ
しＭＯＳ）５ンジｔ　′！７ノオ：、１．ｔｔ　抗ヨ＃
′）も（きなＭぐｂる゛、と１警ビ・要で、４）こ３．
、なお、この真イしに素子は串なる抵１１′ン゛ｔ＃、
よい１４、工たノマリーオ／のＭ　ＯＳ　）　”　’％
　：、３スタを用いることち所能で・Ｎ５゜負Ｇ４　、を子とし°ｒ　ｓ　Ｍ　ＯＳ　ト’ｉ　ｙジ
ス：’；’Ｎ、。

Ｎ４と抵抗Ｒ，，Ｒ，，の直列接続を用いた場合、ベー
ス電荷の放電経路のインビー　ダ゛、・ズ、に変調を加
え直流電流経路をな・′；すことができる。今、内部ノ
ードＩ１が低レベル、【２が高レベルに、Ｂが低レベル
、Ｂが高レベルにあると考える。

このとき、ＭＯＳトランジスタＮ３はオン状態、ＭＯＳ
トランジスタＰ、はオフ状態にあるために、バイポーラ
トランジスタＢ１のベース電位は低電圧ａＱＶｓｓにな
る。このため、Ｂ１はオフ状態にある。また、ＭＯＳト
ランジスタＮ４はオフ状態、ＭＯＳ）ランジスタＰ４は
オン状態にあるため、バイポーラトランジスタＢ２のベ
ス電位は信号Ｂの電位に一致する。このため、Ｂ２によ
りノードＩ２が充電された状態になる。

即ち、Ｉ２の電位は高レベルである。

ここで、Ｂを高電位、Ｂを低電位にすると、Ｐ、がオン
状態に移行するとともに、バイポーラトランジスタＢ１
もオン状態に移行する。このとき、トランジスタＰ、、
Ｎ１及び抵抗Ｒ１を連ねた電流経路に電流が流れる。今
、バイポーラトランジスタＢ、によりノードｔ、が充電
されると、ＭＯＳ）ランジスタＮ２がオン上状態に移行
し、結果と１〜でノードＩ２が低電位をとり７　ｊｌ−
））ブ°７０ツＹのデルりが反転する。する（Ｌ、　Ｍ
　（１Ｓ　トラ：７パ、寸′ｑりＮ、がオフ状態に移行
する７　、Ｊ、　ｌ二よってト、；己の本流ｔＴ路が遮
断され、本流が流れなく：　ｒＡで＋ｌＳｌ・ノードＩ
１が高電位にな５．二りによ）てＭＯＳトラ゛、・ジス
りＮ４がオン状態に移ｊｊする。　、７　ｔＴ）、′−
き、Ｎ貫Ｏ３＋・ラシジス７　））４は、すフ）犬態に
あるのｅ、、・；イボーラ４、う：・づスダ！う、・ｔ
＼〜・　−入、；こＩＩ　；ｆｌＳぐら、（“いも電荷
は国１．　Ｒ７全通−ＴＣ枚゛屯：）れる１、このため
、・くイｔ！−ラトラ：ノジスクｂ　２　ｉｉｉオソ状
態に移行１，１′６．．１以ニー、′・１．Ｊ、）に、
ＭＯＳ）ラミ・ジメタＮ３．Ｎ４を用いれば、直流電流
経路【遮断することができろ。

なお、本発明は上述じた各実施例に限定されるものでは
なく、その要旨を逸脱１．ない範囲で、種々変形１．て
実施ダるこ４−・ができる１、例、えは、トランジスタ
ω、・＝　Ｑ　ｓはＮＰＮｌ’７’ｌベイポーラトラ゛
−ジスタづこ限ろものでは八く１、Ｉ−’　Ｎ　Ｐのバ
イボ・ラドラン；、５スタｉ′：ｉ、°Ｃ↓）よい。こ
の場合、高電圧軟、低電Ｕ：源を逆に接続す、礼ばよい
。

［発明の効果］以上詳述したように本発明によれば、シリーズゲーテン
グを行うことなくデータのクロックによる転送とラッチ
を行うことができ、電源電圧の下限を十分に小さくする
ことのできるＥＣＬ型の゛ｒ導体集積回路を実現するこ
とがｉｉＪ能となる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係わるトランスファゲ
ートを承す回路構ｊ民間、第２図はＬ記実施例の動作を
説明するためのタイミングチャート、第３図は本発明の
第２の実施例を示す回路構成図、第４図は本発明の第３
の実施例を示す回路構成図、第５図は従来のＥＣＬ型の
フリップ・フロップを示す回路構成図である。Ｑ、〜Ｑ、・・・バイポーラトランジスタ、Ｂ１〜Ｂ６
・・・バイポーラトランジスタ、Ｒ，、Ｒ，・・・抵抗
、シｌ、シ２・・・ノード、１、、Ｉ２・・・電流源、ＶＯＢ・・・参照電圧、ＶＳＳ・・・高電圧源、ＶＣＣ・・・低電圧源、ＣＫ・・・クロック、Ａ、Ａ・・・相補的な人力信号。

Claims

【特許請求の範囲】エミッタ結合された第１、第２及び第３のバイポーラト
ランジスタの組と、エミッタ結合された第４、第５及び
第６のバイポーラトランジスタの組と、前記トランジス
タの各組のエミッタ結合部と第１の電圧源との間にそれ
ぞれ設けられた電流源と、前記第２及び第３のトランジ
スタのコレクタと共に前記第４のトランジスタのコレク
タを共通接続してなる第１のノードと、前記第５及び第
６のトランジスタのコレクタと共に前記第１のトランジ
スタのコレクタを共通接続してなる第２のノードと、前
記第１及び第２のノードと第２の電圧源との間にそれぞ
れ設けられた抵抗素子とを具備してなり、前記第３及び第６のトランジスタのそれぞれのベースに
相補的な入力信号を、前記第２及び第５のトランジスタ
のベースにクロック信号を、また前記第１及び第４のト
ランジスタのベースに参照信号を入力することにより、クロック信号が参照信号より高いレベルのとき、前記第
１及び第２のノードを同電位にでき、且つクロック信号
が参照信号より低いレベルのとき、前記第１及び第２の
ノードに相補的な信号を出現させることを特徴とする半
導体集積回路。