JPH033272A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH033272A JPH033272A JP13630589A JP13630589A JPH033272A JP H033272 A JPH033272 A JP H033272A JP 13630589 A JP13630589 A JP 13630589A JP 13630589 A JP13630589 A JP 13630589A JP H033272 A JPH033272 A JP H033272A
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- JP
- Japan
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- resist
- semiconductor device
- silicon substrate
- pattern
- trench groove
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 13
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 13
- 239000010703 silicon Substances 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000009792 diffusion process Methods 0.000 abstract description 5
- 239000012535 impurity Substances 0.000 abstract description 5
- 238000001312 dry etching Methods 0.000 abstract description 2
- 238000005530 etching Methods 0.000 abstract description 2
- 238000002347 injection Methods 0.000 abstract 2
- 239000007924 injection Substances 0.000 abstract 2
- 238000000059 patterning Methods 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 8
- 238000002513 implantation Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 210000004709 eyebrow Anatomy 0.000 description 2
- 230000005684 electric field Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置に関するものである。
第９図は従来の半導体装置を示す断面図であり、図にお
いて（１）はシリコン基板、（２）はｖｙｓ制御の為に
ｔｊ人されたチャネルドープ層、（３）は注入によって
形成されたソース部及びドレイン部不純物拡散層、（４
）はゲート酸化膜、（５）はゲート電極、（６）は眉間
絶縁膜、（７）はＡＬ配線である。
いて（１）はシリコン基板、（２）はｖｙｓ制御の為に
ｔｊ人されたチャネルドープ層、（３）は注入によって
形成されたソース部及びドレイン部不純物拡散層、（４
）はゲート酸化膜、（５）はゲート電極、（６）は眉間
絶縁膜、（７）はＡＬ配線である。
従来の半導体装置は以上のように構成されているのでゲ
ート電極がシリコン基板上にある為平坦化がしにくいと
いう問題点があった。
ート電極がシリコン基板上にある為平坦化がしにくいと
いう問題点があった。
この発明は上記のような問題点を解消する為になされた
もので平坦化できる半導体装置を得る事を目的とする。
もので平坦化できる半導体装置を得る事を目的とする。
この発明に係る半導体装置はゲート’ａｉをシリコン基
板内に形成したものである。
板内に形成したものである。
この発明における半導体装置は、ゲート電場がシリコン
基板内に形成される為、半導体装置の平坦化が図れる。
基板内に形成される為、半導体装置の平坦化が図れる。
以下、この発明の一実施例を図について説明する。第１
図は半導体装置の断面図、第２図ないし第８図は第１図
の半導体装置の製造方法の工程を示す断面図である０図
において（１）はシリコン基板、（２）はｖ０制御の為
に注入されたチャネルドープ層、（３）は注入によって
形成されたソース部及びドレイン部不純物拡散層、（４
）はゲート酸化膜、（５）はゲート酸化膜、（６）は眉
間絶縁膜、（７）はＡＬ配線、（８）はレジストである
。
図は半導体装置の断面図、第２図ないし第８図は第１図
の半導体装置の製造方法の工程を示す断面図である０図
において（１）はシリコン基板、（２）はｖ０制御の為
に注入されたチャネルドープ層、（３）は注入によって
形成されたソース部及びドレイン部不純物拡散層、（４
）はゲート酸化膜、（５）はゲート酸化膜、（６）は眉
間絶縁膜、（７）はＡＬ配線、（８）はレジストである
。
次に第２図ないし第８図により製造方法について説明す
るレジストによるパターンによりシリコン基板（１１を
エツチングしトレンチ溝を作る（第２図）、トレンチ溝
にレジスト（８）によるパターンを形成し０°注入によ
ってＶＴＨ制御用のチャネルドープ層（２）を形成する
（第３図） トレンチ溝のレジスト（８）によるパタ
ーンに回転注入を行い、ソース部及びドレイン部不純物
拡散層（３）を形成する（第４図）。トレンチ溝のレジ
ストパターンによりゲート酸化膜（４）を形成する。（
第５図）。全面にゲート電極膜（４）を形成し、レジス
ト（８）によるバタニンニング後ドライエツチングによ
る異方性エツチングを行う（第６図、第７図）、最後に
眉間絶縁膜（６）を形成し、パターンユング後ソース・
ドレイン部にＡＬ配線（７）を形成する（第８図）〔発
明の効果〕 以上のようにこの発明によればゲート電極をシリコン基
板内に形成したので半導体装置の平坦化が図れる効果が
ある。
るレジストによるパターンによりシリコン基板（１１を
エツチングしトレンチ溝を作る（第２図）、トレンチ溝
にレジスト（８）によるパターンを形成し０°注入によ
ってＶＴＨ制御用のチャネルドープ層（２）を形成する
（第３図） トレンチ溝のレジスト（８）によるパタ
ーンに回転注入を行い、ソース部及びドレイン部不純物
拡散層（３）を形成する（第４図）。トレンチ溝のレジ
ストパターンによりゲート酸化膜（４）を形成する。（
第５図）。全面にゲート電極膜（４）を形成し、レジス
ト（８）によるバタニンニング後ドライエツチングによ
る異方性エツチングを行う（第６図、第７図）、最後に
眉間絶縁膜（６）を形成し、パターンユング後ソース・
ドレイン部にＡＬ配線（７）を形成する（第８図）〔発
明の効果〕 以上のようにこの発明によればゲート電極をシリコン基
板内に形成したので半導体装置の平坦化が図れる効果が
ある。
第１図はこの発明の一実施例による半導体装置を示す断
面図、第２図ないし第８図は第１図の半導体装置を形成
する為の製造フローを示す断面図、第９図は従来の半導
体装置を示す断面図である。 図において（１）はシリコン基板、（２）はチャネルド
ープ層、（３）はソース部及びドレイン部不純物拡散層
、（４）はゲート酸化膜、（５）はゲート電極、（６）
は層間絶縁膜、（７）はＡＬ！ｉ！線、（８）はレジス
トである。 なお、図中、同一符号は同一、又は相当部分を示す。
面図、第２図ないし第８図は第１図の半導体装置を形成
する為の製造フローを示す断面図、第９図は従来の半導
体装置を示す断面図である。 図において（１）はシリコン基板、（２）はチャネルド
ープ層、（３）はソース部及びドレイン部不純物拡散層
、（４）はゲート酸化膜、（５）はゲート電極、（６）
は層間絶縁膜、（７）はＡＬ！ｉ！線、（８）はレジス
トである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 電極をシリコン基板内に形成した事を特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13630589A JPH033272A (ja) | 1989-05-30 | 1989-05-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13630589A JPH033272A (ja) | 1989-05-30 | 1989-05-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH033272A true JPH033272A (ja) | 1991-01-09 |
Family
ID=15172089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13630589A Pending JPH033272A (ja) | 1989-05-30 | 1989-05-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH033272A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5992333U (ja) * | 1982-12-07 | 1984-06-22 | 日本碍子株式会社 | 焼却灰の冷却排出装置 |
| US5400482A (en) * | 1992-06-30 | 1995-03-28 | Yoshida Kogyo K.K. | Slide fastener and method of manufacturing the same |
| JP2013098402A (ja) * | 2011-11-02 | 2013-05-20 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
| JP2013179333A (ja) * | 2007-07-27 | 2013-09-09 | Seiko Instruments Inc | 半導体装置 |
| US8858738B2 (en) | 2006-09-26 | 2014-10-14 | Composite Materials Technology, Inc. | Methods for fabrication of improved electrolytic capacitor anode |
-
1989
- 1989-05-30 JP JP13630589A patent/JPH033272A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5992333U (ja) * | 1982-12-07 | 1984-06-22 | 日本碍子株式会社 | 焼却灰の冷却排出装置 |
| JPS6210570Y2 (ja) * | 1982-12-07 | 1987-03-12 | ||
| US5400482A (en) * | 1992-06-30 | 1995-03-28 | Yoshida Kogyo K.K. | Slide fastener and method of manufacturing the same |
| US5443535A (en) * | 1992-06-30 | 1995-08-22 | Yoshida Kogyo K.K. | Method of manufacturing a slide fastener |
| US8858738B2 (en) | 2006-09-26 | 2014-10-14 | Composite Materials Technology, Inc. | Methods for fabrication of improved electrolytic capacitor anode |
| JP2013179333A (ja) * | 2007-07-27 | 2013-09-09 | Seiko Instruments Inc | 半導体装置 |
| JP2013098402A (ja) * | 2011-11-02 | 2013-05-20 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
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