JPH03296831A - Failure diagnostic system for fail safe circuit - Google Patents
Failure diagnostic system for fail safe circuitInfo
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Abstract
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、ウオッチドックタイマに代表されるフェイル
セーフ回路それ自身の異常の有無を診断する故障診断方
式に関する。DETAILED DESCRIPTION OF THE INVENTION A. Field of Industrial Application The present invention relates to a failure diagnosis method for diagnosing the presence or absence of an abnormality in a fail-safe circuit itself, typified by a watchdog timer.
Ｂ、従来の技術
本出願人は先に、フェイルセーフ回路の故障を診断する
回路として１例えば第４図に示す回路を特願平１−２３
３３５３号明細書において提案した。その概要について
説明する。B. Prior Art The present applicant previously proposed a circuit for diagnosing failures in fail-safe circuits, for example, the circuit shown in FIG. 4 in patent application No. 1-23.
It was proposed in the specification of No. 3353. The outline will be explained below.
このフェイルセーフ回路６ａは、通常、マイクロコンピ
ュータ７の異常動作の監視を行なう。ウォッチドッグタ
イマ３ａはマイクロコンピュータ７のポート２から所定
ρ時間間隔で出方される監視信号の時間間隔を監視し、
この時間間隔が許容時間を越えたときはデマルチプレク
サ４ａの出ヵ端子Ａを介してマイクロコンピュータ７の
リセット端子に信号を送出し、マイクロコンピュータ７
をリセットしてその動作を停止させる。This failsafe circuit 6a normally monitors the microcomputer 7 for abnormal operation. The watchdog timer 3a monitors the time interval of the supervisory signal output from the port 2 of the microcomputer 7 at a predetermined time interval ρ,
When this time interval exceeds the allowable time, a signal is sent to the reset terminal of the microcomputer 7 via the output terminal A of the demultiplexer 4a, and the microcomputer 7
Reset to stop its operation.
次に、フェイルセーフ回路６ａそれ自身の故障診断時の
動作を第５回のタイムチャートにより説明する。Next, the operation of the fail-safe circuit 6a itself during failure diagnosis will be explained using the fifth time chart.
時刻１１で故障診断の動作を管理するタイマ５８に診断
開始信号が入力すると、タイマ５ａはウォッチドッグタ
イマ３ａと、デマルチプレクサ４ｄと、マイクロコンピ
ュータ７とに診断開始指令信号を送出する。この診断開
始指令信号を受信すると、ウォッチドッグタイマ３ａは
マイクロコンピュータ７の診断動作を停止し、デマルチ
プレクサ４ａはウォッチドッグタイマ３ａの出力信号を
マイクロコンピュータ７のリセット端子からホー１−１
へ出力するように切り換える。この結果、デマルチプレ
クサ４ａの出力端子Ａおよびマイクロコンピュータ７の
りセラ１一端子はハイ１ノベルとなるため、マイクロコ
ンピュータ７のリセットが解除される。さらに、マイク
ロコンピュータ７の内部では、上述の診断開始指令信号
を受信し１でフェイルセーフ回路６ａの故障診断プログ
ラム（不図示）が実行され、所定の診断パターンの信号
がボート２を介してウォッチドッグタイマ３ａへ送出さ
れる。ウォッチドッグタイマ３ａはこの診断パターンの
信号を受信して所定の時間間隔であるかどうかを判定し
、その応答信号をデマルチプレクサ４ａの出力端子Ｂを
介してマイクロピコ−タフのポート〕へ送出する。マイ
クロコンビコータ７はこの応答信号を受信ｌ、て、予め
記憶しているフェイルセーフ回路６ａが正常に動作する
時の信号パターンと比較し、両名の一致、不一致を判定
してフェイルセーフ回路６ａの異常の有無を診断する。When a diagnosis start signal is input to the timer 58 that manages the failure diagnosis operation at time 11, the timer 5a sends a diagnosis start command signal to the watchdog timer 3a, the demultiplexer 4d, and the microcomputer 7. Upon receiving this diagnostic start command signal, the watchdog timer 3a stops the diagnostic operation of the microcomputer 7, and the demultiplexer 4a transfers the output signal of the watchdog timer 3a from the reset terminal of the microcomputer 7 to the hole 1-1.
Switch to output to . As a result, the output terminal A of the demultiplexer 4a and the terminal 1 of the microcomputer 7 become high 1, so that the reset of the microcomputer 7 is released. Furthermore, inside the microcomputer 7, upon receiving the above-mentioned diagnosis start command signal, a failure diagnosis program (not shown) for the fail-safe circuit 6a is executed at 1, and a signal of a predetermined diagnosis pattern is sent to the watchdog via the boat 2. It is sent to timer 3a. The watchdog timer 3a receives this diagnostic pattern signal, determines whether it is a predetermined time interval, and sends the response signal to the Micro Pico-Tough port via the output terminal B of the demultiplexer 4a. . The micro combi coater 7 receives this response signal and compares it with a pre-stored signal pattern when the fail-safe circuit 6a operates normally, determines whether the two match or do not match, and outputs the fail-safe circuit 6a. Diagnose whether there is any abnormality.
Ｃ，発明が解決しようとする課題
主にマイクロコンピュータの動作１視を目的としたこの
ような従来のフェイルセーフ回路の故障診断回路では、
フェイルセーフ回路の応答信号をマイクロコンビコータ
のリセット端子で受信せずにぞ九以外の端子で受信して
いる。これはリセ、ノ１一端子で応答信号を受信すると
マイクロコンビコータがリセットさ才１１でしまい、マ
イクロコンピュータがフェイルセーフ回路を診断しその
結果を判定するプログラムを実行できないからである。C. Problems to be Solved by the Invention In such a conventional fail-safe circuit failure diagnosis circuit, which is mainly aimed at observing the operation of a microcomputer,
The response signal of the fail-safe circuit is not received at the reset terminal of the micro combi coater, but is received at a terminal other than the 9th one. This is because when a response signal is received at the reset terminal, the microcombicoater is reset and the microcomputer cannot execute a program for diagnosing the fail-safe circuit and determining the result.
しかし、このために、従来のフェイルセーフ回路の故障
診断回路″ｃは、フェイルセーフ回路の出力端子とマイ
クロコンピュータのリセット端子との間のりセラ１−信
号回路の故障、例えばりヤシ１−信号配線の断線を検出
することができない。However, for this reason, the conventional fail-safe circuit failure diagnosis circuit ``c'' detects failures in the signal circuit between the output terminal of the fail-safe circuit and the reset terminal of the microcomputer, such as the signal wiring Unable to detect wire breakage.
本発明の技術的課題は、リセット信号回路を含むフェイ
ルセーフ回路の故障診断を行なうことにある。A technical problem of the present invention is to perform failure diagnosis of a fail-safe circuit including a reset signal circuit.
９１課題を解決するための手段才９よび作用本発明は、
監視対象の制御回路から所定の時間間隔で出力される監
視信号の時間間隔を監視し、この時間間隔が許容時間を
越えたときは制御回路をそのリセット端子を介して強制
的に安全側に制御するフエイシヤ・−フ回路の故障診断
を、制御回路の診断用端子の信号を用いて行なう故障診
断方式に適用される。91 Means and Effects for Solving the Problems The present invention has the following features:
Monitors the time interval of monitoring signals output from the control circuit to be monitored at predetermined time intervals, and when this time interval exceeds the allowable time, the control circuit is forcibly controlled to the safe side via its reset terminal. The present invention is applied to a fault diagnosis method that performs fault diagnosis of a front-to-face circuit using a signal from a diagnostic terminal of a control circuit.
まず、故障診断に先立ってフェイルセーフ回路から制御
回路のりャッｌ一端子を通してリセット信号を制御回路
に送出し、いったん制御回路をリセットする。First, prior to fault diagnosis, a reset signal is sent from the fail-safe circuit to the control circuit through the one terminal of the control circuit to once reset the control circuit.
次に、フェイルセーフ回路からリセット端子を通してリ
セット解除信号を送出して制御回路のリセットを解除す
る。そして、このリセット解除後にフェイルセーフ回路
は自身の故障診断髪質い。Next, a reset release signal is sent from the failsafe circuit through the reset terminal to release the reset of the control circuit. After this reset is released, the fail-safe circuit performs its own fault diagnosis.
この診断結果の信号４制御回路の診断用端子を通して制
御回路へ送出する。Signal 4 of this diagnostic result is sent to the control circuit through the diagnostic terminal of the control circuit.
制御回路はリセット解除後の所定時間経過後にその診断
結果の信号を判定してフェイルセーフ回路の故障の有無
を診断する。The control circuit determines the signal of the diagnosis result after a predetermined period of time has elapsed after the reset is released, and diagnoses whether or not there is a failure in the fail-safe circuit.
Ｅ、実施例 第１図は、本発明の一実施例の構成を示す図である。E. Example FIG. 1 is a diagram showing the configuration of an embodiment of the present invention.
１はパターン発生器で、後述の診断コントローラ５の指
令信号にしたがって例えば第２図に示す３種類の診断パ
ターンのパルス信号を発生する。A pattern generator 1 generates pulse signals of three types of diagnostic patterns shown in FIG. 2, for example, in accordance with command signals from a diagnostic controller 5, which will be described later.
これらのパターンは診断パターン１、正常パターン、診
断パターン２で、各々のパターンの周期をそれぞれＴ１
、Ｔ２、Ｔ３とする。２は、パターン発生器１と後述の
ウォッチドッグタイマ３との間に接続されて、ウォッチ
ドッグタイマ３の入力へパターン発生器１からの診断信
号を送出するか、マイクロコンピュータ７のポート２か
らの監視信号を送出するかを切り換えるマルチプレクサ
である６３はウォッチドッグタイマで、パルス周期を計
測する周期カウンタ３１と、この周期カウンタ３１の計
測値からＴＳに相当する時間を検出する一致回路３２と
、同様にＴＬに相当する時間を検出する一致回路３３と
、これらの−数回路３２゜３３の検出結果からパルス周
期が所定の時間域（ＴＳ≦ｔ≦ＴＬ）に入っているかど
うかを判定する判定回路３４とから構成される。These patterns are diagnostic pattern 1, normal pattern, and diagnostic pattern 2, and the period of each pattern is set to T1.
, T2, and T3. 2 is connected between the pattern generator 1 and a watchdog timer 3 to be described later, and sends a diagnostic signal from the pattern generator 1 to the input of the watchdog timer 3, or outputs a diagnostic signal from port 2 of the microcomputer 7. A multiplexer 63 that switches whether to send out a monitoring signal is a watchdog timer, which has a period counter 31 that measures the pulse period and a coincidence circuit 32 that detects the time corresponding to TS from the measured value of this period counter 31. a coincidence circuit 33 that detects the time corresponding to TL, and a determination circuit that determines whether the pulse period is within a predetermined time range (TS≦t≦TL) from the detection results of these minus number circuits 32 and 33. It consists of 34.
なお、−数回路３２．３３の検出時間ＴＳ、ＴＬと上述
の診断パターンの周期Ｔｌ、Ｔ２．Ｔ３との間には次の
関係がある。Note that the detection times TS, TL of the minus number circuits 32, 33 and the cycles Tl, T2 . There is the following relationship with T3.
Ｔｌ＜ＴＳ≦Ｔ２≦Ｔ Ｌ＜Ｔ ３
４は、ウォッチドッグタイマ３の出力信号を後述のマイ
クロコンピュータ７のリセット端子（ＲＥＳ）へ送出す
るかポート１へ送出するかを切り換えるデマルチプレク
サである。５は診断コントローラで、診断開始信号によ
って起動されてフェイルセーフ回路６の故障診断を開始
させ、上述の各回路（パターン発生器１．マルチプレク
サ２゜デマルチプレクサ４）へ種々の指令信号を送出し
てその動作を制御するものである。Tl<TS≦T2≦TL<T 3 4 is a demultiplexer that switches whether to send the output signal of the watchdog timer 3 to a reset terminal (RES) of a microcomputer 7 (described later) or to a port 1. Reference numeral 5 denotes a diagnostic controller, which is activated by a diagnosis start signal to start failure diagnosis of the fail-safe circuit 6, and sends various command signals to each of the above-mentioned circuits (pattern generator 1, multiplexer 2°, demultiplexer 4). It controls its operation.
このようにフェイルセーフ回路６が構成される。The failsafe circuit 6 is configured in this way.
７は、このフェイルセーフ回路６の監視対象であるマイ
クロコンピュータである。このマイクロコンピュータ７
は、フェイルセーフ回路６の故障を診断するために第３
図に示すプログラムを実行する。7 is a microcomputer that is monitored by this fail-safe circuit 6. This microcomputer 7
In order to diagnose the failure of the fail-safe circuit 6,
Run the program shown in the figure.
この故障診断動作について第３図により説明する。This failure diagnosis operation will be explained with reference to FIG.
マイクロコンピュータ７は、リセットが解除されるとこ
の診断プログラムを実行する。ステップ５１０１でタイ
マが計時動作を開始し、ステップ５１０２に進んで１４
時間が経過したかを判別する。The microcomputer 7 executes this diagnostic program when the reset is released. In step 5101, the timer starts timing operation, and the process proceeds to step 5102, where 14
Determine whether time has passed.
ここで、時間Ｔ４は上述した時間ＴＬとの間にＴＬ＜Ｔ
４の関係を有する。Here, the time T4 is between the above-mentioned time TL and TL<T
4 relationships.
ステップ５１０２は時間Ｔ４がタイムアツプするまで繰
り返し実行され、タイムアツプしたらステップ５１０３
へ進み、ポート１の入力信号をサンプリングしてステッ
プ５１０４へ進む。ステップ５１０４でポート１の入力
信号がローレベルかどうかを判別し、ローレベルであれ
ばメインプログラムへ戻り、そうでなければステップ５
１０５へ進んで異常処理を行う。この異常処理とは、例
えばフェイルセーフ回路６が故障である旨の警報を発す
る。すなわち、マイクロコンピュータ７はリセット解除
後に時間Ｔ４が経過したときにポート１をモニタしてフ
ェイルセーフ回路６ａの診断を行う。Step 5102 is repeatedly executed until time T4 times up, and once the time is up, step 5103
The process proceeds to step 5104, samples the input signal of port 1, and proceeds to step 5104. In step 5104, it is determined whether the input signal of port 1 is low level, and if it is low level, the process returns to the main program, otherwise, step 5
The process advances to step 105 to perform abnormality processing. This abnormality processing includes, for example, issuing a warning that the fail-safe circuit 6 is out of order. That is, the microcomputer 7 monitors the port 1 and diagnoses the fail-safe circuit 6a when time T4 has elapsed after the reset is released.
次に、フェイルセーフ回路６の動作を第２図に示すタイ
ムチャートにより説明する。Next, the operation of the fail-safe circuit 6 will be explained with reference to the time chart shown in FIG.
時刻ｔｌｏで診断開始信号が診断コントローラ５と判定
回路３４へ入力されると、フェイルセーフ回路６の診断
が開始される。まず、診断コントローラ５は、マルチプ
レクサ２とデマルチプレクサ４へ指令信号を送出してウ
ォッチドッグタイマ３の入力をパターン発生器１側へ、
出力をマイクロコンピュータ７のリセット端子側へそれ
ぞれ切り換える。これによって、マイクロコンピュータ
７のリセット端子はハイレベルとなり、マイクロコンピ
ュータ７はリセットが解除されて第３図に示す診断プロ
グラムを実行する。When a diagnosis start signal is input to the diagnosis controller 5 and the determination circuit 34 at time tlo, diagnosis of the fail-safe circuit 6 is started. First, the diagnostic controller 5 sends a command signal to the multiplexer 2 and demultiplexer 4 to input the input of the watchdog timer 3 to the pattern generator 1.
The outputs are respectively switched to the reset terminal side of the microcomputer 7. As a result, the reset terminal of the microcomputer 7 becomes high level, and the microcomputer 7 is released from reset and executes the diagnostic program shown in FIG. 3.
次に診断コントローラ５は、パターン発生器１へ指令信
号を送出して診断パターン１のパルス信号を発生させる
。この信号はウォッチドッグタイマ３の周期カウンタ３
１へ送出され、周期カウンタ３１はこの信号を受信して
、その周期をカウントする。カウントを完了すると周期
カウンタ３１は一致回路３２と３３へ同時に診断パター
ン１の周期Ｔ１に関する信号を送出する。−数回路３２
゜３３はそれぞれこの周期Ｔ１と時間ＴＳ、ＴＬを比較
し、一致、不一致を検出して、その結果の信号を判定回
路：３４へ送出する。。Next, the diagnostic controller 5 sends a command signal to the pattern generator 1 to generate a pulse signal of the diagnostic pattern 1. This signal is used by the cycle counter 3 of the watchdog timer 3.
1, and the period counter 31 receives this signal and counts its period. When the count is completed, the cycle counter 31 simultaneously sends a signal regarding the cycle T1 of the diagnostic pattern 1 to the coincidence circuits 32 and 33. -number circuit 32
33 compares the period T1 with the times TS and TL, detects coincidence or mismatch, and sends the resulting signal to the determination circuit 34. .
判定回路３４はこれらの信号に基づいて周期゛ｒｌと時
間Ｔ ＳＨＴ Ｌの関係を判定する。ここで、診断パタ
ーン１の周期は先に定義したようにＴ１＜ＴＳの関係に
あり、ウォッチドッグタイマ３はこの診断パターンは異
常であると判定して時刻ｔ１１でその出力をロー１！ベ
ルとする。ウォッチドッグタイマ３の出力はマイクロコ
ンピュータ７のノセッ１一端子へ接続されているので５
リセッｌ一端子はローレベルとなりマイクロコンピュー
タ７はりセラ！−される、従って５診断プログラムの実
行は途中で停止される。The determination circuit 34 determines the relationship between the period rl and the time T SHT L based on these signals. Here, the cycle of diagnostic pattern 1 has a relationship of T1<TS as defined earlier, and watchdog timer 3 determines that this diagnostic pattern is abnormal and changes its output to low 1 at time t11! Bell. The output of watchdog timer 3 is connected to the Noset 1 terminal of microcomputer 7, so
The reset l terminal becomes low level and the microcomputer 7 is ready! -, therefore, the execution of the 5 diagnostic program is stopped midway.
続いて診断」ン１−ローラ５が正常パターンの発生指令
をパターン発生器１に送出すると、パターン発生器１は
その信号を発生してウォッチドッグタイマ３へ送出する
。ウォッチドッグタイマ３は。Subsequently, when the diagnostic roller 5 sends a command to generate a normal pattern to the pattern generator 1, the pattern generator 1 generates the signal and sends it to the watchdog timer 3. Watchdog timer 3.
上述した手順でこの信号の周期登判定する。先に定義し
たように正常パターンの周期Ｔ２はＴＳ≦１゛２≦１゛
Ｌの関係にあるので、ウォッチドッグタイマ３はこの信
号を正常と判断して時刻ｔ、 １２でその出力をハイ１
ノベルにする。従って、マイクロコンビコータ７のりセ
ラ１一端子がハイレベルとなってマイクロコンピュータ
７はリセット・を解除され、診断プログラムを実行する
。The periodic rise of this signal is determined by the procedure described above. As defined earlier, the period T2 of the normal pattern is in the relationship TS≦1゛2≦1゛L, so the watchdog timer 3 judges this signal to be normal and sets its output to high 1 at time t, 12.
Make it into a novel. Therefore, the glue cellar 1 terminal of the microcombi coater 7 becomes high level, the microcomputer 7 is released from the reset state, and executes the diagnostic program.
次に、診断コン１ヘローラ５がパターン発生器１に診断
パターン２のパルス信号の発生指令を送出するど、パタ
ーン発生器１は周期Ｔ３を有するパルス信号をウォッチ
ドッグタイマ３へ送出する。Next, when the diagnostic controller 1 roller 5 sends a command to the pattern generator 1 to generate a pulse signal of the diagnostic pattern 2, the pattern generator 1 sends a pulse signal having a period T3 to the watchdog timer 3.
さらに、診断コン１−ローラ５はデマルチプレクサ４に
指令信号を送出して、ウォッチドッグタイマ３の出力を
ポー１−１側へ切り換える。こ：で、診断パターン２の
信号周期Ｔ３は先に定義しまたようにＴ Ｌ＜Ｔ ３の
関係を有する。従って、周期カウンタ３１が診断パター
ン２の信号を受信開始した時刻ｔ１２から時間Ｔ Ｌ後
の時刻ｔ１３においては、周期カウンタ３１から判定回
路３４ヘ力ウント終了信号が発生されない。判定回路３
４はこれを異常と判定してその出力をローレベルにする
。Further, the diagnostic controller 1-roller 5 sends a command signal to the demultiplexer 4 to switch the output of the watchdog timer 3 to the port 1-1 side. Here, the signal period T3 of the diagnostic pattern 2 has the relationship T L < T 3 as defined above. Therefore, at time t13, which is a time TL after time t12 when the cycle counter 31 started receiving the signal of the diagnostic pattern 2, the cycle counter 31 does not generate a count end signal to the determination circuit 34. Judgment circuit 3
4 determines this to be abnormal and sets its output to low level.
この出力はデマルチプレクサ４を介してポー１−１へ送
られ、ポー）・１がローレベルになる。時刻ｔ】２で診
断プログラムの実行を開始しているマイクロコンピュー
タ７は時間Ｔ４を経過した時刻ｔ１４において、上述し
たようにボート１をサンプリングする。そしてローレベ
ルであることを確認し、フェイルセーフ回路６の機能お
よびその動作は正常と判定してメインプログラムの実行
を開始する。This output is sent to port 1-1 via demultiplexer 4, and port).1 becomes low level. The microcomputer 7, which has started executing the diagnostic program at time t]2, samples the boat 1 at time t14 after time T4 has passed, as described above. Then, it is confirmed that the level is low, and the function and operation of the fail-safe circuit 6 are determined to be normal, and execution of the main program is started.
この後、診断フン１−ローラ５はマルチプレクサ２とデ
マルチプレクづ４へ指令信号を送出し、ウォッチドッグ
タイマ３の入力をマイクロコンピュタ７のポート２側へ
、出力をリセット端子側へそれぞれ切り換えて、フェイ
ルセーフ回路６がマイクロコンピュータ７の動作を監視
する通常の動作に復帰させる。After that, the diagnostic fan 1-roller 5 sends a command signal to the multiplexer 2 and demultiplexer 4, switches the input of the watchdog timer 3 to the port 2 side of the microcomputer 7, and switches the output to the reset terminal side, thereby failing. The safe circuit 6 monitors the operation of the microcomputer 7 and returns it to normal operation.
以」二でフェイルセーフ回路６の故障診断を完了する。This completes the failure diagnosis of the failsafe circuit 6.
次に、フェイルセーフ回路６に何らかの故障がある場合
の動作について説５明する。Next, the operation when there is some kind of failure in the failsafe circuit 6 will be explained.
まず、ウォッチドッグタイマ３が診断パターン１のパル
ス信号を受信してその異常を検出できなかった場合は、
時刻ｔ １． ］で］ウォッチ１−ッグタイマの出力は
ローレベルに反転せず、マイクロコンビコータ７のリセ
ット端子もハイレベルのままになる。従って、マイクロ
コンビコータ７にリセッ１−がかからずその診断プログ
ラムの実行を継続するため、時間Ｔ４後の時刻ｔａでポ
ー１−１をサンプリングする。この時ポート１はハイレ
ベルのままであり、マイクロコンピュータ７はフェイル
セーフ回路６ｔこ何らかの故障ありと判定して、上述し
たように異常処理プログラムを実行する。First, if watchdog timer 3 receives the pulse signal of diagnostic pattern 1 and cannot detect the abnormality,
Time t1. ] The output of the watch timer is not inverted to a low level, and the reset terminal of the micro combi coater 7 also remains at a high level. Therefore, in order to continue executing the diagnostic program without applying reset 1- to the micro combi coater 7, port 1-1 is sampled at time ta after time T4. At this time, the port 1 remains at a high level, and the microcomputer 7 determines that there is some kind of failure in the fail-safe circuit 6t, and executes the abnormality handling program as described above.
次に、ウォッチドッグタイマ３が診断パターン２のパル
ス信号を受信してその異常を検出できなかった場合は、
時刻ｔ１３でウォッチドッグタイマ３の出力はロー１！
ベルに反転せず、ポート］−はハイレベルのままである
。マイクロコンピュータ７は時刻ｔ１４でボート１がハ
イレベルであることを検出して上記と同様にフェイルセ
ーフ回路に故障ありと判定し、異常処理プログラムを実
行する。Next, if watchdog timer 3 receives the pulse signal of diagnostic pattern 2 and cannot detect the abnormality,
At time t13, the output of watchdog timer 3 is low 1!
The port ]- remains at a high level. The microcomputer 7 detects that the boat 1 is at a high level at time t14, determines that there is a failure in the failsafe circuit in the same manner as described above, and executes the abnormality handling program.
このようにして、マイクロコンピュータ７のすセット回
路の故障、例えば断線事故を含めたフェイルセーフ回路
の故障診断を行うことができる。In this way, failures in the set circuit of the microcomputer 7, such as failures in the fail-safe circuit including disconnection accidents, can be diagnosed.
なお、上述の診断開始信号を例えば電源をオンした時点
で発生させるようにすれば、このフェイルセーフ回路６
の故障診断の実行がマイクロコンピュータ７の本来の機
能およびその動作に支障を来すことはない。Note that if the above-mentioned diagnosis start signal is generated, for example, when the power is turned on, this fail-safe circuit 6
The execution of the fault diagnosis does not interfere with the original functions and operations of the microcomputer 7.
Ｆ１発明の詳細
な説明したように本発明によれば、フェイルセーフ回路
の故障診断に先立って監視対象の制御回路をそのリセッ
ト端子を通していったんリセットし、その後、再びリセ
ットを解除するようにしたので、フェイルセーフ回路の
出力と監視対象の制御回路のリセット端子との間の回路
の故障の有無を診断し、その後、このリセット解除後に
フェイルセーフ回路は自身の故障診断を行い、その診断
結果の信号を制御回路へその診断用端子を通して送出す
ると、制御回路はリセット解除後の所定時間経過後にそ
の診断結果の信号を判定してフェイルセーフ回路の故障
の有無を診断するようにしたので、フェイルセーフ回路
の出力と監視対象の制御回路のリセット端子との間の回
路の故障の有無を含めたフェイルセーフ回路の故障診断
が可能となる。As described in detail of the F1 invention, according to the present invention, the control circuit to be monitored is reset through its reset terminal prior to failure diagnosis of the fail-safe circuit, and then the reset is released again. The fail-safe circuit diagnoses whether there is a failure in the circuit between the output of the fail-safe circuit and the reset terminal of the monitored control circuit, and after the reset is released, the fail-safe circuit diagnoses its own failure and sends the signal of the diagnosis result. When the signal is sent to the control circuit through the diagnostic terminal, the control circuit judges the diagnostic result signal after a predetermined period of time after the reset is released and diagnoses whether there is a failure in the fail-safe circuit. It becomes possible to diagnose the failure of the fail-safe circuit, including the presence or absence of a failure in the circuit between the output and the reset terminal of the control circuit to be monitored.
第１図は本発明の一実施例の構成を示す図、第２図はそ
の動作を示すタイムチャート、第３図はマイクロコンピ
ュータの故障診断プログラムを示すフロチャート、第４
図は従来のフェイルセーフ回路の構成を示す図、第５図
はその動作を示すタイムチャートである。FIG. 1 is a diagram showing the configuration of an embodiment of the present invention, FIG. 2 is a time chart showing its operation, FIG. 3 is a flowchart showing a fault diagnosis program for a microcomputer, and FIG.
This figure shows the configuration of a conventional fail-safe circuit, and FIG. 5 is a time chart showing its operation.
Claims (1)
視信号の時間間隔を監視し、この時間間隔が許容時間を
越えたときは前記制御回路をそのリセット端子を介して
強制的に安全側に制御するフェイルセーフ回路の故障診
断を、制御回路の診断用端子の信号を用いて行なう故障
診断方式において、 故障診断に先立って前記フェイルセーフ回路から前記制
御回路のリセット端子を通してリセット信号を前記制御
回路に送出していったんリセットし、その後リセット解
除信号を前記リセット端子を通して送出して前記制御回
路のリセット解除を行い、このリセット解除後に前記フ
ェイルセーフ回路は自身の故障診断を行い、その診断結
果の信号を前記制御回路の診断用端子を通して前記制御
回路へ送出し、この制御回路はリセット解除後の所定時
間経過後に前記診断結果の信号を判定して前記フェイル
セーフ回路の故障の有無を診断することを特徴とするフ
ェイルセーフ回路の故障診断方式。[Claims] The time interval of a monitoring signal output from a control circuit to be monitored at a predetermined time interval is monitored, and when this time interval exceeds a permissible time, the control circuit is reset via its reset terminal. In a fault diagnosis method in which a fault diagnosis of a fail-safe circuit that is forcibly controlled to a safe side is performed using a signal from a diagnostic terminal of the control circuit, prior to fault diagnosis, a signal is sent from the fail-safe circuit through a reset terminal of the control circuit. A reset signal is sent to the control circuit to reset it once, and then a reset release signal is sent through the reset terminal to release the reset of the control circuit, and after the reset release, the fail-safe circuit performs its own failure diagnosis. , the signal of the diagnosis result is sent to the control circuit through the diagnosis terminal of the control circuit, and this control circuit judges the signal of the diagnosis result after a predetermined time has elapsed after the reset is released, and determines whether the fail-safe circuit is malfunctioning. A failure diagnosis method for a fail-safe circuit characterized by diagnosing the presence or absence of the circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2100882A JPH03296831A (en) | 1990-04-16 | 1990-04-16 | Failure diagnostic system for fail safe circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2100882A JPH03296831A (en) | 1990-04-16 | 1990-04-16 | Failure diagnostic system for fail safe circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03296831A true JPH03296831A (en) | 1991-12-27 |
Family
ID=14285703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2100882A Pending JPH03296831A (en) | 1990-04-16 | 1990-04-16 | Failure diagnostic system for fail safe circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03296831A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013522785A (en) * | 2010-03-23 | 2013-06-13 | コンチネンタル・テベス・アーゲー・ウント・コンパニー・オーハーゲー | Computer system for control, method for controlling computer system for control, and use of computer system for control |
| JP2015072568A (en) * | 2013-10-02 | 2015-04-16 | 株式会社デンソー | Electronic control device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01103750A (en) * | 1987-10-16 | 1989-04-20 | Fujitsu Ten Ltd | Method for testing runaway detecting circuit for microcomputer |
-
1990
- 1990-04-16 JP JP2100882A patent/JPH03296831A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01103750A (en) * | 1987-10-16 | 1989-04-20 | Fujitsu Ten Ltd | Method for testing runaway detecting circuit for microcomputer |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2013522785A (en) * | 2010-03-23 | 2013-06-13 | コンチネンタル・テベス・アーゲー・ウント・コンパニー・オーハーゲー | Computer system for control, method for controlling computer system for control, and use of computer system for control |
| JP2015072568A (en) * | 2013-10-02 | 2015-04-16 | 株式会社デンソー | Electronic control device |
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