JPH03293813A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明は半導体集積回路に関し、 特に出力信号のたち上り時及びたち下り時における遅延
時間を短縮することを目的とし負荷駆動部が相補型エミ
タホロワ回路で構成されており、該エミッタホロワ回路
を構成する双方のトランジスタの制御端子間を容量で接
続するように構成する。

〔産業上の利用分野〕

本発明は半導体集積回路装置に関するものであリバッフ
ァー、インバーター、或は論理回路等において出力がた
ち上る場合及びたち下る場合における配線負荷に起因す
る遅延時間を短縮せしめる半導体集積回路装置に関する
ものである。

〔従来の技術〕

半導体集積回路の主な用途である半導体集積論理回路の
なかで特に超高速性を有するものとしてＥＣＬがある。

処でＥＣＬ論理回路は、その高速性から大型計算機、ワ
ークステーション、計測器等、高性能システムに多く使
われており、システムの性能向上の為に、該論理回路の
高集積化半導体素子の高速化が図られてきた。その結果
、ＥＣＬ論理ＩＣでは、致方ゲート規模のＶＬＳＬが実
現されつつある。

この様な大規模のＩＣにおいては、ある論理回路と論理
回路を結ぶ信号線が非常に長くなりそのために大きな寄
生容量がつくことになる。この寄生容量は、論理回路に
とっては負荷となり論理回路の高速性を損なう。特に、
現在のＩＣでは素子自身の速度が速くなっており従って
信号線が長いとそれによって演算速度の低下が生じＩＣ
の性能を劣化することになるため、重負荷に強いＥＣＬ
型の論理回路を用意する必要があった。つまり回路の基
本遅延時間及び配線による遅延時間を短縮することが要
求されていた。

従来においては第４図（Ａ）、　（Ｂ）　、に示すよう
にプルダウン抵抗を有するＥＣＬ　（エミッターカップ
ルドロジック）回路（第４図（Ａ））、定電流回路を有
するＥＣＬ回路（第４図（Ｂ））が用いられていた。と
ころがこれ等の回路に配線負荷がある場合は、特に出力
信号の立ち下り時に定電流或はＰｔ１ＬＬ　−ＤＯＷＮ
抵抗で該負荷に充電された電荷を放電するため、遅延時
間が長くかかってしまっていた。

本発胡者等はかかる問題点を改良するために第６図に示
すような負荷駆動回路を既に提案している。

第６図に示す半導体集積回路は 相補型プッシュプル機能をもつ負荷駆動出力を有する負
荷駆動回路部２と２個のエミッターフォロワー回路から
なり論理回路の出力を共通にベースに受け、互いに異な
るタイプからなる第１及び第２のエミッタフォロワート
ランジスタＱ４’とＱ５’　とから構成される電流切換
部１とから構成されているものであり、該電流切換部１
を構成する２つのエミッターフォロワー回路の一方のエ
ミッターフォロワー回路はＮＰＮ型バイポーラトランジ
スタＱ４’を有し、又他方のエミッターフォロワー回路
はＰＮＰ型バイポーラトランジスタＱ％’を有し、かつ
両トランジスタのベースは共通の入力を有するとともに
更にトランジスタＱ４’のエミッターを負荷駆動回路部
２のＰＮＰ型トランジスタＱ２のベースに接続させ、他
方酸トランジスタＱＳ’のエミッターを負荷駆動回路部
２のＮＰＮ型トランジスタＱ１　のベースに接続させて
いる。

然しながら第６図に示す回路においても入力信号のたち
上り、及びたち下りにあける出力信号のたち上り、たち
下りの応答時間を顕著には改善しえないことが判った。

かかる原因を検討した結果、第６図において抵抗Ｒ１と
Ｒ２が存在しており、該抵抗の抵抗値が比較的大きい場
合には、出力信号のたち上りもたち下りも遅くなるが、
それは、まず入力信号がたち上る時を考えると、トラン
ジスタＱＳ’はオフしトランジスタＱ、はオンしようと
するがベース電流Ｉ、がＲＩを通してトランジスタＱＩ
のベースに向けて流れるのでトランジスタＱ、のベース
電圧はｒ、Ｒ，だけ電圧降下が発生する。従ってＲ３が
大きいとトランジスタＱ、　はオンしようとするがこの
電圧降下のためベース電圧はなかなか上昇しないことに
なる。従ってトランジスタＱ、はなかなかオンしないこ
とになる。逆に入力信号がたち下る時には上記とは逆に
トランジスタＱ４′がオフするためトランジスタＱ２の
ベースから電流Ｉ、が抵抗Ｒ２を通って流れることによ
りトランジスタＱ、はオンしようとするが、同様に抵抗
Ｒ３が存在するため抵抗Ｒが大きいとトランジスタＱ２
のベース電圧は下らないのでトランジスタＱ２はなかな
かオンとならないという問題があった。

〔発明が解決しようとする課題〕

本発明は上記従来技術の欠点を改良し、信号の立ち上り
時及び立ち下り時における遅延時間を短縮するとともに
低消費電力で駆動能力を向上することの出来る半導体集
積回路装置を提供しようとするものである。

〔課題を解決するための手段〕

本発明は上記の目的を達成するため、半導体集積回路装
置は 負荷駆動部が相補型エミタホロワ回路で構成されており
、該エミッタホロワ回路を構成する双方のトランジスタ
の制御端子間を容量で接続した半導体集積回路である。

〔作　用〕

本発明においては上記のように構成することによって相
補型エミッタフォロワー回路の双方のトランシスターの
制御端子に同相の入力信号が入力した場合、種回路構成
にもよるが磐一般にオフする側のトランジスターの制御
端子の電圧はオンする側のトランジスターの制御端子電
圧よりも電圧変化が早いことが多いので、面制御端子間
に設けた容量が両端子間の電圧差を同一になるよう作用
することから両端子間の電圧差が補償されることになり
、従って、該トランジスタの制御端子電圧の上昇又は下
降の速度を加速することにより負荷駆動速度を向上する
ものである。

〔実施例〕

以下に本発明の具体例を図面により説明する。

まず本発明の原理を第１図により説明すると、第１図は
本発明に係る半導体集積回路における負荷駆動部２０部
分のみを取り出して説明しているものであって、ＮＰＮ
ＰＮ型バイポーラトランジスタＱベース１０とＰＮＰ型
バイポーラトランジスタＱ２のベース１１との間に容量
Ｃを接続したものであって、仮に入力信号が立ち上る場
合、オンしようとする側のトランジスタＱ１のベース電
圧は上述したように抵抗の影響で上昇する速度が遅く、
一方オフする側のトランジスタＱ２のベース電圧はこれ
に比べて早く上昇する。従ってベース１０と１１との間
に電位差が生ずることになるが、容量Ｃが両ベース間に
存在しておりその容量が両端子間の電圧差を同一にしよ
うとする機能を発揮するた前述したような、Ｑ、がオン
しようとするときに流れるＱｌのベース電流１１をＱ４
のエミッタから容量Ｃを通して供給することにより、抵
抗Ｒ１による電圧降下をおさえる形になり、トランジス
タＱ１のベース電圧はその分速く所定のしきい値レベル
迄到達することになる。一方これとは逆に人力信号がた
ち下る場合には、トランジスタＱ２はオンしようとし、
又トランジスタＱ１はオフしようとすることからトラン
ジスタＱ２のベース１１の電位は降下速度が遅く、一方
トランジスタＱ２のベース１０の電位は早く降下して両
者のベース電圧間に電位差が生ずるが、この電位差を容
量Ｃが補償することによってトランジスタＱ２のベース
１１の電位の低下が促進される。

以上のことから入力信号に対する負荷駆動回路の応答時
間が短縮化されるため、従来におけるような遅延現象が
回避しえるのである。本発明に係る半導体集積回路装置
はバッファー、インバータ、等であってもよく或は適宜
の論理を出力する論理回路を構成するものであってもよ
い。

又特にはＥＣＬ論理回路に適用されるものである。

本発明における集積回路に使用されるトランジスタはバ
イポーラ型トランジスタであってもよく、又ＦＥＴ型ト
ランジスタであってもよい。従って本発明において使用
されるトランジスタの制御端子とは前者の場合にあって
はベース端子であり、後者の場合にあってはゲート端子
を指すものである。

又本発明に使用される容量はコンデンサーが好ましくは
使用され、その容量は例えば０．１ｐＦのオーダーのも
のが使用しろる。

第２図に本発明に係る半導体集積回路装置の１具体例が
示されている。

該具体例では第１のトランジスタであるＮＰＮＰＮ型バ
イポーラトランジスタＱと第２のトランジスタであるＰ
ＮＰ型バイポーラトランジスタＱ２とが相補型プッシュ
プル機能を発揮するように接続された負荷駆動回路部２
が設けられ、両トランジスタの接続ＩＮに出力部ＯＵＴ
が設けられている。又電流切換部１はエミッターフォロ
ワー回路から構成され一方のエミッタフォロワー回路は
ＮＰＮ型バイポーラトランジスタＱ、を有し又他方のエ
ミッタフォロワー回路はＰＮＰ型バイポーラトランジス
タＱ５を有しかつ両トランジスタのベースには共通の入
力信号が印加され更にトランジスタＱ、のエミッターを
負荷駆動回路部２のＰＮＰ型トランジスタＱ２のベース
に接続させ、他方酸トランジスタＱ５のエミッターを負
荷駆動回路部２のＮＰＮ型トランジスタＱ１のベースに
接続させたものであり、更に該負荷駆動部２の双方のト
ランジスタＱ、　、　　Ｑ２のベース１０．１１の間に
コンデンサーＣを接続したものである。尚、本具体例に
おいて、入力信号端ＩＮには例えば差動増幅回路から構
成されたＥＣＬ論理回路の出力が入力されるものである
。かかる具体例においては高電位電源（Ｖｃｃ）　　と
トランジスタＱ、のエミッタとの間に抵抗Ｒ１が設けら
れ又トランジスタＱ、のエミッタと低電位電源（ＶＥＥ
）との間に抵抗Ｒ２が設けられている。従ってこの抵抗
Ｒ１ｌＲ２上述したように該抵抗を流れる電流Ｉ、、Ｉ
２による電圧降下によって、オンしようとするトランジ
スタのベース電圧の上昇が遅くなるが、この遅れをコン
デンサＣ等の容量によって補償され、出力信号の立ち上
り、立ち下り時間の遅れをなくすことが出来るのであり
、これによって相補型エミッタホロワ回路の負荷駆動能
力が向上出来る。

第３図−１は本発明に係る半導体集積回路の他の具体例
を示したものである。

即ち第３図−１においてＥＣＬ論理回路部３はＮＰＮ型
トランジスタＱｅ　、　Ｑｌが差動回路を構成し、両ト
ランジスタの共通エミッタがＮＰＮ型トランジスタＱ３
を介して接地されている。そしてトランジスタＱ６のベ
ースに入力信号を、又トランジスタＱ７のベースに基準
信号（ｒｅｆ）が印加される。−ガク換部１はＮＰＮ型
トランジスタＱａｃ！ＺＰＮＰ型トランジスタＱ、とか
ら構成されており、該トランジスタＱ、のベースは該ト
ランジスタＱ、のコレクタに接続されそのエミッタはト
ランジスタＱ、のベースに接続され又そのコレクタは高
電位電源（Ｖｃｃ）に接続されている。又トランジスタ
Ｑ４のエミッタはダイオードＤ及び抵抗Ｒ＋を介して接
地されており、又トランジスタＱ、のエミッタは抵抗Ｒ
２を介して高電位電源（ＶＣＣ）　に接続されている。

次に本具体例の負荷駆動部２はＮＰＮ型トランジスタＱ
Ｉ　とＰＮＰ型トランジスタＱ２が相補的に接続された
ものであって該トランジスタＱ、のベースは該トランジ
スタＱ５のコレクターに又トランジスタＱ２のベースは
該ダイオードＤと抵抗Ｒ１との間に接続されている。更
に該トランジスタＱ１　とＱ２のベースとの間にコンデ
ンサＣが設けられている。本具体例におけるコンデンサ
Ｃの機能は上記具体例と全く同様である。

更に第３図−２に本発明の別の具体例を示す。

第３図−２に示す具体例は第２図に示す具体例の入力部
ＩＮにＥＣＬ論理回路３を付加したものであって、作動
は第２図の具体例と同様であるが、使用される各素子の
具体例を示したものである。

即ちＥＣＬ論理回路における入力信号レベルは−１，Ｏ
Ｖ〜−１，６Ｖとし、基準電圧レベルＶ　ｒ　＊　ｆを
−１，３Ｖとした。又トランジスタＱ４とＱ５の大きさ
はエミッタ長で表わしてそれぞれ２μｍ１抵抗Ｒ１，Ｒ
２はそれぞれＩＯＫΩ、トランジスタＱ、　とＱ２の大
きさはエミッタ長で表わしてそれぞれ４μｍとした。又
、コンデンサＣの容量は０．１ｐＦとし、負荷駆動回路
の電源電圧を−２，６としたものである。

〔効　果〕

本発明は上記の如き構成を採用したことによって、半導
体集積装置における負荷駆動回路における入力信号に対
する出力信号のたち上り、及び立ち下りの遅延を解消出
来るので低消費電力で高い配線負荷駆動能力が得られる
ため、配線遅延時間の短縮が出来、バイポーラ論理回路
の高集積、高速化に寄与するところが大きい。

【図面の簡単な説明】

第１図は本発明に係る半導体装置の原理を説明する図で
ある。 第２図は本発明に係る半導体装置の１具体例を示す回路
図である。 第３図−１及び第３図−２は本発明の他の具体例を示す
図である。 第４図乃至第６図は従来における半導体集積装置の例を
示す図である。 １・・・電流切換部、　　　２・・・負荷駆動回路部、
３・・・ＥＣＬ回路、 ４・・・半導体集積回路装置、 １０、１１・・・ベース。 本発明の原理説明図 第１図 本発明の１具体例を示す図 第 図 本発明の他の具体例を示す図 第３図−１ 本発明の他の具体例を示す図 第３図−２ ｐｕ　ｌ　ｌ−ｄｏｗｎ抵抗型ＥＣＬ回路（Ａ） °定電元型ＥＣＬ回路 （６） 従来のＥＣ１回路の例を示す図 第４図 ＼１ 従来のＥＣＬ論理回路の例を示す図 案５　図 本発明の他の具体例を示す図 第 図

Claims (1)

【特許請求の範囲】
1. 負荷駆動部が相補型エミタホロワ回路で構成されており
   、該エミッタホロワ回路を構成する双方のトランジスタ
   の制御端子間を容量で接続したことを特徴とする半導体
   集積回路。