JPH03288444A - Manufacture of field-effect transistor - Google Patents
Manufacture of field-effect transistorInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電界効果トランジスタを製造する製造方法に
関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a manufacturing method for manufacturing a field effect transistor.
電界効果トランジスタを自己整合的に製造す、！・場合
に、第３図に示したように、半導体基板３士にゲート電
極２を形成した後（同図（ａ）参照ノ、。Manufacture field effect transistors in a self-aligned manner! In this case, as shown in FIG. 3, after the gate electrode 2 is formed on the three semiconductor substrates (see FIG. 3(a)).
この側部に側壁３を形成しく同図（ｂ）参＠）、これら
ゲート電極２及び側壁３をマスクとして不純物を半導体
基板１中に注入してソース領域５及びドレイン領域６を
形成することか行われてい７゛（同図（ｃ）参照）。そ
して、Ｌ Ｄ Ｄ （ｌｉｇｈｔｌｙｄｏｐｅｄ ｄｒ
ａｉｎ ）構造の電界効果トランジスタを製造する場合
には、側壁３を除去した後、半導体基板１に対して更に
不純物注入を行い、ｎ影領域８を形成することが行われ
ている（同図（ｄ）参照）。In order to form a side wall 3 on this side part (see figure (b) @), impurities are implanted into the semiconductor substrate 1 using the gate electrode 2 and side wall 3 as a mask to form a source region 5 and a drain region 6. 7゛ (see figure (c)). And L D D (lightly doped dr
When manufacturing a field effect transistor with ain) structure, after removing the sidewall 3, impurities are further implanted into the semiconductor substrate 1 to form an n shadow region 8 (see FIG. d)).
ところで、上述した従来の製造方法においては、側壁３
は次のようにして形成される。すなわち、ゲート電極２
の上から半導体基板１上に形成された絶縁膜を、ゲート
電極２の側部に形成されている部分を残して半導体基板
表面に対して垂直に除去して側壁３が形成される。しか
し、絶縁膜を半導体基板表面に対して垂直に除去する際
、異方性に富む反応性イオンエツチング（ＲＩ Ｅ）が
採用されているため、エツチング終了の間際に半導体基
板１の表面が露出すると、半導体基板表面はソース、ド
レイン領域の形成される部分等が°スパッタエツチング
されてしまう等のダメージを受ける。By the way, in the conventional manufacturing method described above, the side wall 3
is formed as follows. That is, gate electrode 2
The sidewall 3 is formed by removing the insulating film formed on the semiconductor substrate 1 from above perpendicularly to the surface of the semiconductor substrate, leaving a portion formed on the side of the gate electrode 2. However, when removing the insulating film perpendicular to the semiconductor substrate surface, reactive ion etching (RIE), which is highly anisotropic, is used, so if the surface of the semiconductor substrate 1 is exposed just before the etching is completed, Then, the surface of the semiconductor substrate is damaged, such as sputter etching of the parts where the source and drain regions are formed.
このため、良好な特性を有する所望の電界効果トランジ
スタを得ることが難しかった。For this reason, it has been difficult to obtain a desired field effect transistor with good characteristics.
そこで、上述の事情に鑑み、本発明は良好な特性を有す
る所望の電界効果トランジスタを得ることができる電界
効果トランジスタの製造方法を提供することを目的とし
ている。Therefore, in view of the above-mentioned circumstances, an object of the present invention is to provide a method for manufacturing a field effect transistor that can obtain a desired field effect transistor having good characteristics.
上述の目的を達成するため、本発明による電界効果トラ
ンジスタの製造方法においては、側壁を半導体基板表面
にゲート電極の側部に添わせて形成するのではなく、半
導体基板表面に形成されたゲート電極形成用の金属層の
上にレジストパターンに添わせて形成し、レジストパタ
ーンや側壁をマスクとして半導体基板にダメージを与え
ることが少ないプラズマエツチングにより金属層を選択
的に除去して半導体基板表面を露出させ、半導体基板に
対して不純物注入をすることとしている。In order to achieve the above object, in the method for manufacturing a field effect transistor according to the present invention, the sidewall is not formed on the semiconductor substrate surface along the side of the gate electrode, but the gate electrode is formed on the semiconductor substrate surface. The metal layer is formed along with the resist pattern on the metal layer for formation, and the metal layer is selectively removed using plasma etching, which causes less damage to the semiconductor substrate using the resist pattern and sidewalls as a mask, to expose the surface of the semiconductor substrate. Then, impurities are implanted into the semiconductor substrate.
すなわち、まず、半導体基板の表面に高融点金属で形成
されたゲート電極用の金属層の上にレジストパターンを
形成し、このレジストパターンの側部に絶縁膜による側
壁を形成し、レジストパターン及び側壁をマスクに金属
層をプラズマエツチングにより選択的に除去する。そし
て、レジストパターン、側壁およびこれらの半導体基板
側に残された金属層をマスクに半導体基板中に選択的に
不純物を注入して半導体基板にソース及びドレイン領域
を形成する。更に、側壁を除去し、レジストパターンを
マスクに金属層を選択的に除去してゲート電極を形成し
、ゲート電極をマスクに選択的に不純物を半導体基板中
に注入することとしている。That is, first, a resist pattern is formed on a metal layer for a gate electrode formed of a high-melting point metal on the surface of a semiconductor substrate, and a sidewall made of an insulating film is formed on the side of this resist pattern, and the resist pattern and sidewall are The metal layer is selectively removed by plasma etching using a mask. Then, impurities are selectively implanted into the semiconductor substrate using the resist pattern, side walls, and the metal layer left on the semiconductor substrate side as masks to form source and drain regions in the semiconductor substrate. Further, the sidewalls are removed, the metal layer is selectively removed using the resist pattern as a mask to form a gate electrode, and impurities are selectively implanted into the semiconductor substrate using the gate electrode as a mask.
このようにすることにより、側壁形成の際に半導体基板
の表面はゲート電極形成用の金属層により覆われている
ことになり、側壁形成時に用いられる反応性イオンエツ
チングに半導体基板表面が晒されることがなくなる。By doing this, the surface of the semiconductor substrate is covered with the metal layer for forming the gate electrode when forming the sidewalls, and the surface of the semiconductor substrate is not exposed to the reactive ion etching used when forming the sidewalls. disappears.
以下、本発明の実施例について第１図を参照しつつ、説
明する。Embodiments of the present invention will be described below with reference to FIG.
第１図は、本発明が適用された電界効果トランジスタの
製造工程順に半導体基板の断面を示した図である。まず
、第１図（ａ）に示した如く、表面にゲート電極形成用
の金属層１１が形成された半導体基板１２が用意される
。半導体基板１２は、例えばＧａＡｓからなる化合物半
導体基板であり、これには予めチャネルとなる活性層（
ｎ層）１３が不純物注入により形成されている。半導体
基板１２の表面に形成されている金属層１１は、ＷＳｉ
等の高融点金属で例えばスパッタ法により、約３０００
Ａの厚さに形成されている。高融点金属としては、ＷＳ
ｉの他にＷＮ、ＷＡＩ、Ｔ ｉＷを用いることが可能で
あり、また、金属層１１はＣＶＤ法により形成すること
も可能である。なお、半導体基板１２として、基板上に
半導体層を結晶成長させたものを用いることが好ましい
。FIG. 1 is a diagram showing a cross section of a semiconductor substrate in the order of manufacturing steps of a field effect transistor to which the present invention is applied. First, as shown in FIG. 1(a), a semiconductor substrate 12 having a metal layer 11 for forming a gate electrode formed on its surface is prepared. The semiconductor substrate 12 is a compound semiconductor substrate made of, for example, GaAs, and has an active layer (
An n layer) 13 is formed by implanting impurities. The metal layer 11 formed on the surface of the semiconductor substrate 12 is made of WSi.
Approximately 3000 ml of high melting point metal such as
It is formed to a thickness of A. As a high melting point metal, WS
In addition to i, WN, WAI, and TiW can be used, and the metal layer 11 can also be formed by a CVD method. Note that it is preferable to use, as the semiconductor substrate 12, a substrate on which a semiconductor layer is crystal-grown.
そして、第１図（ｂ）に示したように、金属層１１上に
レジスト膜がスピンコード法等により形成され、これが
フォトリソグラフィ等によりパタニングされてレジスト
パターン１５が形成される。Then, as shown in FIG. 1(b), a resist film is formed on the metal layer 11 by a spin code method or the like, and this is patterned by photolithography or the like to form a resist pattern 15.
次いで、レジストパターン１５の側部に側壁１６が形成
される。側壁１６は、まず、レジストパターン１５の上
から金属層１１上にＳｉＮあるいはＳｉＯ等の無機絶縁
膜１７を形成しく同図（Ｃ）参照）、レジストパターン
１５の側部に形成されている部分を残して無機絶縁膜１
７を除去することにより形成される（同図（ｄ）参照）
。Next, sidewalls 16 are formed on the sides of the resist pattern 15. For the sidewalls 16, first, an inorganic insulating film 17 such as SiN or SiO is formed on the metal layer 11 from above the resist pattern 15 (see figure (C)), and the portions formed on the sides of the resist pattern 15 are Leave inorganic insulating film 1
7 (see figure (d))
.
無機絶縁膜１７は、レジスト１５の耐熱温度より低い温
度にて成膜可能なスパッタ法やＥＣＲ−ＣＶＤ法あるい
はＳＯＧなどの塗布法により形成されることが望ましく
、無機絶縁膜１７の除去は異方性に富んだ反応性イオン
エツチングにより半導体基板１２の表面に対して垂直に
行われる。このとき、半導体基板１２の表面は金属層１
１に覆われたままであるので、半導体基板１２の表面が
反応性イオンエツチングに晒されることがない。したが
って、側壁形成時に採用される反応性イオンエツチング
により半導体基板１２の表面がダメージを受けることが
ない。The inorganic insulating film 17 is preferably formed by a coating method such as sputtering, ECR-CVD, or SOG that can be formed at a temperature lower than the heat resistance temperature of the resist 15, and the removal of the inorganic insulating film 17 is performed anisotropically. The etching process is performed perpendicularly to the surface of the semiconductor substrate 12 by highly reactive ion etching. At this time, the surface of the semiconductor substrate 12 is covered with the metal layer 1.
1, the surface of the semiconductor substrate 12 is not exposed to reactive ion etching. Therefore, the surface of the semiconductor substrate 12 is not damaged by the reactive ion etching employed when forming the sidewalls.
そして、金属層１１上に形成されたレジストパターン１
５および側！！１６をマスクとして用い、金属層１１が
プラズマエツチング（ケミカルドライエツチングとも言
う）により選択的に除去される。この金属層１１の除去
が終了する間際に、半導体基板表面が部分的にプラズマ
エツチングに晒されることとなるが、プラズマエツチン
グはラジカルによる化学反応によるものであるため、半
導体基板１２の表面損傷（ダメージ）はほとんど生じな
い。Then, a resist pattern 1 formed on the metal layer 11
5 and side! ! 16 as a mask, the metal layer 11 is selectively removed by plasma etching (also referred to as chemical dry etching). Just before the removal of the metal layer 11 is completed, the surface of the semiconductor substrate is partially exposed to plasma etching, but since plasma etching is caused by a chemical reaction caused by radicals, the surface of the semiconductor substrate 12 may be damaged. ) rarely occur.
次に、レジストパターン１５、側壁１６およびこれらの
半導体基板側に残された金属層１１ｍをマスクとして用
い、半導体基板１２に対して選択的にＳｉイオン等のｎ
形不純物が注入されて半導体基板１２中にｎ のソース
領域１８およびドレイン領域２０が形成される。このと
きの不純物注入の条件は、注入エネルギーを１８０ｋｅ
Ｖ、ドーズ量を２ Ｘ １０１３／ａ−とした。この不
純物注入の後、金属層１１ａおよびレジストパターン１
５を残して側壁１６が半導体基板上から除去される（同
図（ｅ）参照）。この側壁１６の除去は、例えば弗化水
素（ＨＦ）を用いたウェットエツチングにより行われる
。そして、レジストパターン１５をマスクとして用い、
金属層１１ａが更にプラズマエツチングにより選択的に
除去され、ゲート電極２１が形成される（同図（ｇ）参
照）。この場合も、金属層１１ａの除去が終了する間際
に、半導体基板表面はプラズマエツチングに晒されるこ
とになるが、半導体基板１２の表面損傷（ダメージ）は
ほとんど生じない。そして、ゲート電極２１の形成の後
、ゲート電極２１およびレジストパターン１５をマスク
に用いてＳｉイオン等のｎ形不純物が半導体基板１２に
対して注入され、ゲート電極２１とドレイン領域２ｏの
相互間およびゲート電極２１とソース領域１８の相互間
にｎ影領域２２が形成される（同図（ｇ）参照）。この
ようにして形成されたｎ影領域２２は高電圧緩和領域等
として用いることができる。なお、この２回目の不純物
注入の条件は、注入エネルギーを７０ｋｅＶ、ドーズ量
を５Ｘ１０’／ｃｊとした。Next, using the resist pattern 15, the side wall 16, and the metal layer 11m left on the semiconductor substrate side as a mask, the semiconductor substrate 12 is selectively irradiated with n such as Si ions.
Type impurities are implanted to form n 2 source region 18 and drain region 20 in semiconductor substrate 12 . The conditions for impurity implantation at this time are that the implantation energy is 180 ke.
V, and the dose amount was set to 2 x 1013/a-. After this impurity implantation, metal layer 11a and resist pattern 1
The sidewall 16 is removed from the semiconductor substrate, leaving only the sidewall 5 (see FIG. 5(e)). This side wall 16 is removed by wet etching using hydrogen fluoride (HF), for example. Then, using the resist pattern 15 as a mask,
The metal layer 11a is further selectively removed by plasma etching to form a gate electrode 21 (see (g) in the same figure). In this case as well, the surface of the semiconductor substrate is exposed to plasma etching just before the removal of the metal layer 11a is completed, but almost no damage occurs to the surface of the semiconductor substrate 12. After forming the gate electrode 21, using the gate electrode 21 and the resist pattern 15 as a mask, n-type impurities such as Si ions are implanted into the semiconductor substrate 12, and between the gate electrode 21 and the drain region 2o and An n-shaded region 22 is formed between the gate electrode 21 and the source region 18 (see (g) in the same figure). The n-shaded region 22 formed in this manner can be used as a high voltage relaxation region or the like. Note that the conditions for this second impurity implantation were that the implantation energy was 70 keV and the dose was 5×10′/cj.
この後、レジストパターン１５が、例えばアセトン浸漬
により除去され（同図（ｈ）参照）、アニールによりソ
ース領域１８やドレイン領域２０、ｎ影領域２２等の不
純物注入層が活性化される。Thereafter, the resist pattern 15 is removed by, for example, immersion in acetone (see (h) in the same figure), and the impurity implanted layers such as the source region 18, drain region 20, and n-shadow region 22 are activated by annealing.
そして、ソース領域１８及びドレイン領域２ｏ上にそれ
ぞれソース電極及びドレイン電極が形成されて、自己整
合的にＬＤＤ構造を有する電界効果トランジスタが完成
される。なお、レジストパターン１５を２回目の不純物
注入前に除去してもよい。この場合には、ゲート電極２
１のみをマスクに用い、２回目の不純物注入が行われる
。Then, a source electrode and a drain electrode are formed on the source region 18 and drain region 2o, respectively, to complete a field effect transistor having an LDD structure in a self-aligned manner. Note that the resist pattern 15 may be removed before the second impurity implantation. In this case, the gate electrode 2
A second impurity implantation is performed using only 1 as a mask.
ところで、上述した実施例においては、２回目の不純物
注入においてｎ影領域２２を形成するため、ｎ形の不純
物を注入することとしているが、ｎ形不純物の代わりに
ＢｅイオンやＭｇイオン等のｐ形不純物を注入すること
とすれば、第２図（ａ）に示したように、ソース領域１
８とドレイン領域２０の間に９層２５を形成することが
できる。そして、上述した実施例と同様に、レジストパ
ターン１５を除去した後（第２図（ｂ）参照）、アニー
ルによりソース領域１８やドレイン領域２０、ｐ層２５
等の不純物注入層を活性化し、ソース領域１８及びドレ
イン領域２０上にそれぞれソース電極及びドレイン電極
を形成して電界効果トランジスタを得る。このように、
ソース領域１８とドレイン領域２０の間にｐ層２５を形
成することにより、ソース領域１８およびドレイン領域
２０相互間にリーク電流が生じることを抑制できる。Incidentally, in the above embodiment, in order to form the n shadow region 22 in the second impurity implantation, n-type impurities are implanted, but p-type impurities such as Be ions and Mg ions are implanted instead of n-type impurities. If type impurities are implanted, as shown in FIG. 2(a), the source region 1
A nine layer 25 can be formed between the drain region 20 and the drain region 20 . Then, as in the above embodiment, after removing the resist pattern 15 (see FIG. 2(b)), annealing is performed to form the source region 18, drain region 20, and p layer 25.
A field effect transistor is obtained by activating the impurity implantation layers such as , and forming a source electrode and a drain electrode on the source region 18 and drain region 20, respectively. in this way,
By forming the p layer 25 between the source region 18 and the drain region 20, leakage current between the source region 18 and the drain region 20 can be suppressed.
以上説明したように、本発明によれば、側壁形成の際に
半導体基板の表面はゲート電極形成用の金属層により覆
われていることになり、側壁形成時に用いられる反応性
イオンエツチングに半導体基板表面が晒されることがな
くなる。したがって、製造工程の途中で半導体基板表面
が受けるダメージを減らすことができ、良好な特性を有
する所望の電界効果トランジスタを得ることができるよ
うになる。As explained above, according to the present invention, the surface of the semiconductor substrate is covered with the metal layer for forming the gate electrode when forming the sidewalls, and the reactive ion etching used when forming the sidewalls is performed on the semiconductor substrate. The surface is no longer exposed. Therefore, damage to the surface of the semiconductor substrate during the manufacturing process can be reduced, and a desired field effect transistor with good characteristics can be obtained.
第１図および第２図は本発明が適用された電界効果トラ
ンジスタの製造工程順に半導体基板の断面を示した図、
第３図は従来の電界効果トランジスタの製造方法を説明
するための図である。
１１・・・金属層、１２・・・半導体基板、１３・・・
活性層、１５・・・レジストパターン、１６・・・側壁
、１７・・・無機絶縁膜、１８・・・ソース領域、２０
・・・ドレイン領域、２１・・・ゲート電極、２２・・
・ｎ影領域、２５・・・ｐ層。1 and 2 are diagrams showing a cross section of a semiconductor substrate in the order of manufacturing steps of a field effect transistor to which the present invention is applied;
FIG. 3 is a diagram for explaining a conventional method of manufacturing a field effect transistor. 11... Metal layer, 12... Semiconductor substrate, 13...
Active layer, 15... Resist pattern, 16... Side wall, 17... Inorganic insulating film, 18... Source region, 20
...Drain region, 21...Gate electrode, 22...
-n shadow area, 25...p layer.
Claims (1)
極用の金属層の上にレジストパターンが形成される工程
と、前記レジストパターンの側部に絶縁膜による側壁が
形成される工程と、前記レジストパターン及び前記側壁
をマスクに前記金属層がプラズマエッチングにより選択
的に除去される工程と、前記レジストパターンと、前記
側壁と、これらの前記半導体基板側に残された金属層と
をマスクに前記半導体基板中に選択的に不純物が注入さ
れ前記半導体基板にソース及びドレイン領域が形成され
る工程と、 前記側壁を除去する工程と、前記レジストパターンをマ
スクに前記金属層がプラズマエッチングにより選択的に
除去されてゲート電極が形成される工程と、前記ゲート
電極をマスクに選択的に不純物が前記半導体基板中に注
入される工程とを備えていることを特徴とする電界効果
トランジスタの製造方法。[Claims] A step of forming a resist pattern on a metal layer for a gate electrode formed of a high melting point metal on the surface of a semiconductor substrate, and forming side walls of an insulating film on the sides of the resist pattern. a step of selectively removing the metal layer by plasma etching using the resist pattern and the sidewall as a mask; a step of removing the metal layer remaining on the resist pattern, the sidewall, and the semiconductor substrate side; a step of selectively implanting impurities into the semiconductor substrate using the resist pattern as a mask to form source and drain regions in the semiconductor substrate; a step of removing the sidewalls; and a step of exposing the metal layer to plasma using the resist pattern as a mask. A field effect transistor comprising: a step of selectively removing by etching to form a gate electrode; and a step of selectively implanting an impurity into the semiconductor substrate using the gate electrode as a mask. manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8989090A JPH03288444A (en) | 1990-04-04 | 1990-04-04 | Manufacture of field-effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8989090A JPH03288444A (en) | 1990-04-04 | 1990-04-04 | Manufacture of field-effect transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03288444A true JPH03288444A (en) | 1991-12-18 |
Family
ID=13983338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8989090A Pending JPH03288444A (en) | 1990-04-04 | 1990-04-04 | Manufacture of field-effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03288444A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08501015A (en) * | 1993-11-03 | 1996-02-06 | ターゲット セラピュウティクス，インコーポレイテッド | Electrolytically separable joints for endovascular embolization devices |
-
1990
- 1990-04-04 JP JP8989090A patent/JPH03288444A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08501015A (en) * | 1993-11-03 | 1996-02-06 | ターゲット セラピュウティクス，インコーポレイテッド | Electrolytically separable joints for endovascular embolization devices |
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