JP2735486B2 - Method of manufacturing MOSFET - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特に、高集積度の装置中に低濃度ドープドレイン
(Lightly Doped Drain;LDD)を有する MOS 型の電解効果
トランジスタ(Field Effect Transistor;FET)の製造方
法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a high integration density by using a lightly doped drain.
The present invention relates to a method for manufacturing a MOS type field effect transistor (FET) having (Lightly Doped Drain; LDD).
【０００２】[0002]
【従来の技術】半導体集積回路においては、一般に、高
い回路性能と高集積度とが要求される。従って、金属酸
化物半導体電界効果トランジスタ(Metal Oxide Semicon
ductorField Effect Transistor;MOSFET)の場合におい
ても、半導体集積回路形成の技術は、装置の寸法を縮小
するための努力の結果として、サブミクロンの範囲まで
縮小されている。種々な素子間の機能的な平衡は、水平
方向の寸法の縮小とそれに比例する垂直方向の寸法の縮
小によってのみ達せられる。すなわち、素子寸法の縮小
の結果としてソース〜ドレイン間の間隔が縮小された場
合には、素子特性の望ましくない変動が生じ、その典型
的な例の一つがショートチャンネル効果である。もしこ
のショートチャンネル効果を解決しなければならない場
合には、水平方向の縮小、すなわちゲート長さの縮小を
図らなければならない。さらに、垂直方向の縮小、すな
わちゲート絶縁誘電体の厚さ及び接合深さの減少も図ら
なければならない。また、印加電圧も下げ、半導体基板
のドーピング濃度も上げなければならない。特に、チャ
ンネル領域のイオン注入深さに対するドーピングの輪郭
を制御する必要がある。2. Description of the Related Art Semiconductor integrated circuits generally require high circuit performance and high integration. Therefore, a metal oxide semiconductor field effect transistor (Metal Oxide Semicon
Even in the case of a ductor field effect transistor (MOSFET), the technology of semiconductor integrated circuit formation has been reduced to the submicron range as a result of efforts to reduce the size of the device. Functional balance between the various elements can only be achieved by a reduction in the horizontal dimension and a proportional reduction in the vertical dimension. That is, when the distance between the source and the drain is reduced as a result of the reduction in device dimensions, undesirable fluctuations in device characteristics occur, and one of the typical examples is the short channel effect. If this short channel effect must be solved, the horizontal reduction, that is, the gate length must be reduced. In addition, the vertical shrinkage, that is, the thickness of the gate insulating dielectric and the junction depth must be reduced. Also, the applied voltage must be reduced and the doping concentration of the semiconductor substrate must be increased. In particular, it is necessary to control the doping profile with respect to the ion implantation depth of the channel region.
【０００３】しかしながら、半導体素子に対する印加電
圧は、該半導体素子が用いられる電子装置用の電源を満
足するものでなければならない。従って、半導体素子の
寸法が縮小される一方で、回路の印加電源に対する電気
的ディメンションは縮減されない。MOS 素子の場合、特
にｎMOS トランジスタの場合、チャンネルの縮小の結果
としてソース〜ドレイン間の間隔は縮小される。従っ
て、ソースから供給された電子はドレイン接合のチャン
ネル近傍のピンチオフ近くの高電界によって急速に加速
され、ホットキャリアを生成する。このように、n MOS
トランジスタはこれらのホットキャリアに弱い(Chenmin
g Huet et al.,“Hot‐Electron‐InducedMOSFET Degra
dation Motal , Monitor and Improvement”,IEEE Tran
sactionson Electron Devices , Vol.ED‐32,No.2(Febr
uary 1985)pp.375‐385 参照)。However, a voltage applied to a semiconductor element must satisfy a power supply for an electronic device in which the semiconductor element is used. Therefore, while the size of the semiconductor device is reduced, the electrical dimension of the circuit with respect to the applied power is not reduced. In the case of MOS devices, especially in the case of nMOS transistors, the spacing between the source and drain is reduced as a result of the reduction in channel. Therefore, electrons supplied from the source are rapidly accelerated by a high electric field near the pinch-off near the channel of the drain junction, and generate hot carriers. Thus, n MOS
Transistors are vulnerable to these hot carriers (Chenmin
g Huet et al., “Hot-Electron-Induced MOSFET Degra
dation Motal, Monitor and Improvement ”, IEEE Tran
sactionson Electron Devices, Vol.ED-32, No.2 (Febr
uary 1985) pp. 375-385).
【０００４】上記文献によれば、ホットキャリアの不安
定性は、短チャンネル長及び高印加電圧によって生じ
る、ドレイン接合近傍の高電界によって引き起こされ
る。このようにして生成されたホットキャリアはゲート
絶縁層中に注入され、基板電流を形成する。このため
に、ホットキャリアに弱い n MOS 素子を改善ししかも
短チャンネル長を有するものとして、1978年に低濃度ド
ープドレイン(Lightly DopedDrain;LDD)構造が提案され
た(K.Saito et al.,“A New Short Channel MOSFETwith
Lightly Doped Drain”,Densi Tsushin Rengo Taikai
(in Japanese)(April 1978),p.220)。According to the above document, the instability of hot carriers is caused by a high electric field near the drain junction caused by a short channel length and a high applied voltage. The hot carriers generated in this way are injected into the gate insulating layer and form a substrate current. For this reason, a lightly doped drain (LDD) structure was proposed in 1978 as an improved nMOS device that is susceptible to hot carriers and has a short channel length (K. Saito et al., “ A New Short Channel MOSFETwith
Lightly Doped Drain ”, Densi Tsushin Rengo Taikai
(in Japanese) (April 1978), p.220).
【０００５】この LDD 構造は、側面長が狭く、チャン
ネルと高濃度ドープｎ+ソース/ドレインとの間に自己整
合的な低濃度ドープｎ~領域を配置した特徴を有するも
のである。このｎ~濃度ドープ領域はドレイン接合近傍
の高電界を広げ、これによってソースから供給されたキ
ャリア電子が急速に加速されることがなく、ホットキャ
リアによる電流の不安定性を解決することができる。１
メガ DRAM 以上の半導体素子について研究が進められて
おり、LDD を有する MOSFET の製造技術が種々の形で提
案されている。この中で最も典型的なものは、ゲートの
側壁のそれぞれの上に側壁スペーサを設けることによっ
て LDD を形成する方法で、この技術は殆どの量産に用
いられている。The LDD structure has a feature that the side surface length is narrow, and a low-concentration doped n.sup.- region is self-aligned between the channel and the highly doped n + source / drain. The n-concentration doped region widens the high electric field near the drain junction, so that carrier electrons supplied from the source are not rapidly accelerated, and current instability due to hot carriers can be solved. 1
Research is being carried out on semiconductor devices with mega-DRAM and higher, and various technologies for manufacturing MOSFETs with LDD have been proposed. The most typical of these is to form an LDD by providing sidewall spacers on each of the gate sidewalls, and this technique is used in most mass production.
【０００６】図１は、LDD 構造を有する NMOS トランジ
スタ形成の従来の製造方法を示す図である。まず、(a)
の工程において、シリコン基板10上に活性領域10aと隔
離領域10bとを形成し、次に全表面上にゲート絶縁層を
形成し、次にその上にポリシリコン層13'を形成し、次
にその上にキャップゲート酸化物層14'を形成する。FIG. 1 is a diagram showing a conventional manufacturing method for forming an NMOS transistor having an LDD structure. First, (a)
In the step, an active region 10a and an isolated region 10b are formed on the silicon substrate 10, a gate insulating layer is formed on the entire surface, a polysilicon layer 13 'is formed thereon, and A cap gate oxide layer 14 'is formed thereon.
【０００７】次に、(b)の工程において、キャップゲー
ト酸化物層及びポリシリコン層をホトエッチング法によ
ってエッチングして、ゲート電極13を形成する。Next, in the step (b), the gate electrode 13 is formed by etching the cap gate oxide layer and the polysilicon layer by a photo-etching method.
【０００８】次に、(c)の工程において、全表面上に少
量、低注入エネルギーでイオン注入(リンイオン)を行っ
て、ｎ~領域101を形成する。Next, in the step (c), a small amount of ion implantation (phosphorus ion) is performed on the entire surface with low implantation energy to form an n ~ region 101.
【０００９】次に、(d)の工程において、化学蒸着法(CV
D)によって全表面にシリコン酸化物層15を蒸着して、側
壁スペーサを形成する。Next, in step (d), chemical vapor deposition (CV
D) deposits a silicon oxide layer 15 on the entire surface to form a sidewall spacer.
【００１０】次に、図２(a)の工程において、反応性イ
オンエッチング(RIE)法によって全表面をエッチングバ
ックして、キャップゲート酸化物層14及びゲート13の側
面上にシリコン酸化物層15の一部を残留させる。この工
程で、ゲートで保護されていないゲート絶縁層もエッチ
ングされ、シリコン基板の表面が露出する。このように
して、シリコン酸化物層15の一部及びゲート絶縁層12の
一部からなる側壁スペーサ15'が、キャップゲート酸化
物層14及びゲート13の側壁上に形成される。Next, in the step of FIG. 2A, the entire surface is etched back by the reactive ion etching (RIE) method, and the silicon oxide layer 15 is formed on the side surfaces of the cap gate oxide layer 14 and the gate 13. Part of the residue. In this step, the gate insulating layer not protected by the gate is also etched, exposing the surface of the silicon substrate. In this way, the side wall spacers 15 ', which are composed of a part of the silicon oxide layer 15 and a part of the gate insulating layer 12, are formed on the side walls of the cap gate oxide layer 14 and the gate 13.
【００１１】続いて、図２(b)の工程において、注入量
を多くしてｎ型ドーパントイオンの注入を行い、高濃度
で深い接合を有するｎ+ドープのソース/ドレイン領域10
2を形成する。この条件下で、ゲート側壁スペーサ15'
は、ソース/ドレイン領域形成のための高濃度イオン注
入時の障壁の役割を果たす。これによって、ゲートのチ
ャンネルＣとソース/ドレイン領域102との間に行われる
高濃度ドーピングに影響を及ぼされることなく、ｎ~接
合101'が形成される。(Paul J.Tsang et al.“Fabricat
ion of High Performance LDDFET's with Oxide Sidewa
ll‐Spacer Technology” IEEE Transactions on Elect
ron Devices , Vol.ED‐29 , No.4 (April1982) 参
照)。Subsequently, in the step of FIG. 2B, n-type dopant ions are implanted by increasing the implantation amount, and the n + -doped source / drain regions 10 having a high concentration and a deep junction are formed.
Form 2. Under these conditions, the gate sidewall spacer 15 '
Serves as a barrier during high-concentration ion implantation for forming source / drain regions. As a result, the n 接合 junction 101 ′ is formed without being affected by the high concentration doping performed between the channel C of the gate and the source / drain region 102. (Paul J. Tsang et al. “Fabricat
ion of High Performance LDDFET's with Oxide Sidewa
ll-Spacer Technology ”IEEE Transactions on Elect
ron Devices, Vol.ED-29, No.4 (April1982)).
【００１２】しかしながら、ゲート側壁スペーサを用い
た LDD 素子の形成工程には幾つかの問題があり、特
に、高集積度、高品位を要求される半導体素子形成の将
来の技術としては不適である。この技術においては、ゲ
ート側壁スペーサ形成のために、CVD 方による酸化物の
蒸着及びエッチングバックが行われ、エッチングの際に
シリコン基板の活性領域が露出され、汚染される。さら
に、シリコン基板の活性領域がオーバーエッッチングさ
れ、シリコン基板が損傷を受ける。さらに、オーバーエ
ッチングの深さがパターンの集積度によりシリコンウエ
ハの位置によって不均一となり、これによって半導体素
子の電気的特性が不均一となる。However, there are several problems in the process of forming an LDD device using a gate side wall spacer, and it is particularly unsuitable as a future technology for forming a semiconductor device requiring high integration and high quality. In this technique, an oxide is deposited by CVD and etched back to form a gate sidewall spacer, and the active region of the silicon substrate is exposed and contaminated during etching. Further, the active region of the silicon substrate is over-etched, and the silicon substrate is damaged. In addition, the depth of over-etching becomes non-uniform depending on the position of the silicon wafer due to the degree of integration of the pattern, thereby making the electrical characteristics of the semiconductor device non-uniform.
【００１３】すなわち、図３に示すように、酸化物層の
エッチングの際に用いられるCF3、CHF3及びO2等のプラ
ズマラジカル種がシリコン基板中に侵入する。これによ
って、エッチングの際の RF 出力によっても異なるが、
CFX‐重合体、Si‐C、Si‐O、Si‐O‐C を含む化合物の
層が約500Åの厚さで形成される。図３は、従来技術に
おいて、CF3、CHF3、O2 等を用いて酸化物層のエッチン
グを行う際にプラズマラジカル種がシリコン基板中に侵
入し、汚染した場合について、二次イオンマススペクト
ロスコピー(Secondary Ion Mass Spectroscopy;SIMS)を
用いて分析を行った結果を示した図である。図におい
て、Ｘ軸はシリコン表面からの深さ、すなわちスパッタ
リング時間に対する投射範囲の値を、Ｙ軸は濃度を単位
なしの相対値を対数値で示したものである。図の結果か
ら、シリコン表面近傍の F 、O 、C の濃度はシリコン
の濃度よりも高く、これらの元素が CFX重合体、Si‐
C、Si‐O、Si‐O‐C のような化合物層を表面から約500
Åの厚さで形成していることがわかる。That is, as shown in FIG. 3, plasma radical species such as CF 3 , CHF 3 and O 2 used in etching the oxide layer penetrate into the silicon substrate. This depends on the RF output during etching,
CF X - polymers, Si-C, Si-O , a layer of a compound containing Si-O-C is a thickness of about 500 Å. FIG. 3 shows secondary ion mass spectroscopy when plasma radical species enter a silicon substrate and become contaminated when etching an oxide layer using CF 3 , CHF 3 , O 2, etc. in the prior art. FIG. 4 is a diagram showing the results of analysis using secondary ion mass spectroscopy (SIMS). In the figure, the X-axis shows the depth from the silicon surface, that is, the value of the projection range with respect to the sputtering time, and the Y-axis shows the relative value without a unit of concentration in logarithmic value. From the results in the figure, the concentrations of F, O, and C near the silicon surface are higher than those of silicon, and these elements are CF X polymer and Si-
Compound layer such as C, Si-O, Si-OC is about 500
It can be seen that the film is formed with a thickness of Å.
【００１４】従って、深さの浅い接合が要求される高集
積度の素子においては、上記化合物の結合箇所が junct
ion power 下で空乏領域に存在し、これがキャリヤを発
生させるトラップ中心の役割をして、接合漏洩電流が増
大することになる。この発見は、Jeong Kim et al.,“C
leaning Process for Removing of Oxide Etch Residu
e”,Proceedings of Contamination Control and Defec
t Reduction in Semiconductor Manufacturing I ,pp.4
08‐415, 1992 ,Toronto 中に開示されている(図４及び
５に要約)。Therefore, in a highly integrated device that requires a junction having a small depth, the junction of the above compounds is limited to the junction.
It exists in the depletion region under ion power, which acts as a trap center for generating carriers, and increases junction leakage current. This discovery was made by Jeong Kim et al., “C
leaning Process for Removing of Oxide Etch Residu
e ”, Proceedings of Contamination Control and Defec
t Reduction in Semiconductor Manufacturing I, pp.4
08-415, 1992, Toronto (summarized in FIGS. 4 and 5).
【００１５】図４は、側壁酸化物のエッチング工程によ
る少数キャリヤの寿命時間(少数キャリヤがシリコン中
に存在する時間)の変動をグラフ的に示した図である。
図に見られるように、少数キャリヤの寿命時間は、シリ
コンウエハの元来の状態での値、すなわちエッチング前
の値、約100μs、に回復する。図で、点“ａ”は、酸化
物側壁エッチング前の原ウエハ自体(基板)における少数
キャリヤの寿命時間を示す。また、点“ｄ”は反応性イ
オンエッチ(Reactive Ion Etch;RIE)による酸化物側壁
エッチング後すなわち損傷を受けた後のウエハにおける
寿命を示す。また、点“ｂ”は損傷箇所を RIE によっ
て除去した後のウエハでの寿命を示す。また、点“ｃ”
は損傷箇所を低損傷化学乾式シリコン基板エッチ(Low D
amage Chemical Dry Si Substrate Etch ;CDE)法によっ
て除去したウエハでの寿命を示す。少数キャリヤの寿命
は、側壁スペーサ形成のための酸化物のエッチング直後
では、約10μsまで下がる（“ｄ”点)。損傷基板は、CD
E を施すことによって、100μs以上まで回復する
(“ｃ”点)。また、損傷基板を RIE によって除去する
と、寿命は50μs以上まで改善される(“ｄ”点)。すな
わち、損傷を受けたあるいは汚染された箇所を除去する
ことによってシリコン基板の品質は元の状態まで回復す
る。FIG. 4 is a graph showing the variation of the minority carrier lifetime (the time during which minority carriers are present in silicon) due to the sidewall oxide etching process.
As can be seen, the minority carrier lifetime recovers to its original value of the silicon wafer, ie, the value before etching, about 100 μs. In the figure, point “a” indicates the minority carrier lifetime in the original wafer itself (substrate) before oxide sidewall etching. The point "d" indicates the life of the wafer after the oxide side wall etching by the reactive ion etch (RIE), that is, the wafer after being damaged. Point "b" indicates the life of the wafer after the damaged portion is removed by RIE. Also, the point “c”
Is a low damage chemical dry silicon substrate etch (Low D
This shows the life of the wafer removed by the amage Chemical Dry Si Substrate Etch (CDE) method. The minority carrier lifetime drops to about 10 μs immediately after etching the oxide to form sidewall spacers (“d” point). Damaged substrate is CD
Recovers up to 100 μs or more by applying E
("C" point). Also, removing the damaged substrate by RIE improves the lifetime to over 50 μs ("d" point). That is, the quality of the silicon substrate is restored to the original state by removing the damaged or contaminated portions.
【００１６】図５(表)に、接合漏洩電流のゲート側壁ス
ペーサ形成の際の洗浄方法に対する依存性を示す。図５
からわかるように、シリコン基板を過剰にエッチングす
ると、損傷領域が増大し漏洩電流も増大するが、損傷箇
所あるいは汚染箇所を除去すると、接合特性は改善され
る。換言すれば、従来技術においてゲート側壁近傍に接
合領域を損傷なしに形成するためには、過剰のエッチン
グを行い、低損傷の化学乾式エッチングを行うことが要
求される。FIG. 5 (Table) shows the dependence of the junction leakage current on the cleaning method when forming the gate side wall spacer. FIG.
As can be seen from the above, if the silicon substrate is excessively etched, the damaged region increases and the leakage current increases, but if the damaged portion or the contaminated portion is removed, the bonding characteristics are improved. In other words, in the prior art, in order to form the junction region near the gate side wall without damage, it is required to perform excessive etching and low damage chemical dry etching.
【００１７】従来技術にはさらに他の問題点がある。す
なわち、接合電流が、LDD 構造を有する MOS 素子の側
壁端部から接合層を横切る転位線によって生じるという
ことである。図６に示すように、ゲート側壁スペーサは
シリコン基板に対してほぼ直角に形成されるので、側壁
スペーサがシリコン基板と交わる角部に応力が集中す
る。従って、スペーサの角部から基体のバルクに向かっ
て形成される転位線555によって示されるように、結晶
欠陥が形成される。この転位線が接合の漏洩電流を増大
させ、データ保持特性が悪化する。図６は、従来の半導
体素子において、LDD 及び二酸化シリコンゲート側壁ス
ペーサを有する MOSFET の断面図である。As+イオン注
入及びそれに続くアニーリング間に形成される転位ルー
プ500及び501はシリコン基板50上にループ状に現れる。
上層の結晶欠陥500は不純物イオンの深さ中心 RPに位置
し、下層の結晶欠陥501は非結晶質部分と結晶質部分と
の境界に位置する。特に、熱的特性の差によって発生す
る応力はゲート53の側壁スペーサ55の角に集中し、結果
として、結晶欠陥が転位線555によって示されるように
発生する。There are still other problems with the prior art. That is, the junction current is generated by a dislocation line traversing the junction layer from the side wall edge of the MOS device having the LDD structure. As shown in FIG. 6, since the gate side wall spacer is formed substantially at right angles to the silicon substrate, stress is concentrated on the corner where the side wall spacer intersects the silicon substrate. Therefore, crystal defects are formed as shown by dislocation lines 555 formed from the corners of the spacer toward the bulk of the substrate. These dislocation lines increase the leakage current of the junction, and deteriorate the data retention characteristics. FIG. 6 is a cross-sectional view of a MOSFET having an LDD and a silicon dioxide gate sidewall spacer in a conventional semiconductor device. Dislocation loops 500 and 501 formed during the As + ion implantation and subsequent annealing appear on the silicon substrate 50 in a loop.
The upper layer of the crystal defect 500 is located at a depth center R P impurity ions, the lower the crystal defect 501 is located at the boundary between the amorphous portion and a crystalline portion. In particular, stresses caused by differences in thermal properties are concentrated at the corners of the sidewall spacers 55 of the gate 53, and as a result, crystal defects occur as shown by dislocation lines 555.
【００１８】このような結晶欠陥は、熱応力がシリコン
の結合エネルギーよりも大きくなることによって生じる
と予測される。従って、図６に示すように、応力の分布
はゲート側壁スペーサの形状によって異なる。図７は、
従来の半導体素子において、LDD を有するｎMOSFET の
ゲート側壁スペーサからシリコン基板への応力分布を示
した図である。図７の(a)によって説明すれば、不純物
拡散層600及び601における結晶欠陥は、シリコン基板60
とゲート側壁酸化物層65との熱膨張率の差によって、側
壁スペーサ65から生じる。急峻な形状の側壁が形成され
た場合には、応力は側壁端に集中し、5.4×109dyn/cm2
の値を示す。この応力の値は結晶の結合エネルギーを超
えており、これによって結晶欠陥“S”が生じる。すな
わち、また、図７の(b)に示すように、側壁がより急峻
でなく形成された場合には、応力は側壁端に集中し、2.
7×109dyn/cm2の値を示す。このようにして、“S'”で
示すような欠陥が若干現れる。ここでも、また、シリコ
ン基板60'とゲート側壁酸化物層65'との熱膨張差によっ
て、ゲート63'の側壁スペーサ65が拡散層600'及び601'
に影響を与える。Such a crystal defect is expected to be caused by a thermal stress that becomes larger than the binding energy of silicon. Therefore, as shown in FIG. 6, the distribution of stress differs depending on the shape of the gate side wall spacer. FIG.
FIG. 4 is a diagram showing a stress distribution from a gate sidewall spacer of an nMOSFET having an LDD to a silicon substrate in a conventional semiconductor device. Referring to FIG. 7A, the crystal defects in the impurity diffusion layers 600 and 601 are
Due to the difference in thermal expansion coefficient between the gate oxide layer and the gate sidewall oxide layer 65. When a steeply shaped side wall is formed, the stress concentrates on the side wall edge, and 5.4 × 10 9 dyn / cm 2
Shows the value of The value of this stress exceeds the binding energy of the crystal, which causes a crystal defect "S". That is, as shown in FIG. 7B, when the side wall is formed less steeply, the stress concentrates on the side wall edge, and 2.
The value of 7 × 10 9 dyn / cm 2 is shown. In this way, some defects such as "S '" appear. Again, due to the difference in thermal expansion between the silicon substrate 60 'and the gate sidewall oxide layer 65', the sidewall spacer 65 of the gate 63 'is diffused by diffusion layers 600' and 601 '.
Affect.
【００１９】要約すれば、シリコン基板上に課せられる
応力は、ゲート側壁スペーサの形状およびスペーサ〜基
体間の角度によって、2.7×109〜5.4×109dyn/cm2の範
囲内で変動する。側壁スペーサが基体に対して急峻であ
ればあるほど、結晶欠陥すなわち転位発生の頻度は大き
い(Shigeo Onishi et al.:“Formation of a DefectFre
e Junction Layer by Controlling Defects Due to As+
Implantation”IEEE/ERPS ,1991 ,pp.255‐259 参
照)。In summary, the stress imposed on the silicon substrate varies between 2.7 × 10 9 and 5.4 × 10 9 dyn / cm 2 depending on the shape of the gate sidewall spacer and the angle between the spacer and the substrate. The steeper the sidewall spacer with respect to the substrate, the greater the frequency of crystal defects, ie, dislocation generation (Shigeo Onishi et al .: “Formation of a DefectFre
e Junction Layer by Controlling Defects Due to As +
Implantation ”IEEE / ERPS, 1991, pp. 255-259).
【００２０】図９は側壁スペーサにおける転位深さと接
合漏洩電流との関係を示した図である。ここで、Ｘ軸は
従来のゲート側壁スペーサの輪郭に基づく転位線の深さ
を示し、Ｙ軸は漏洩電流の大きさを示す。この図から、
側壁スペーサの急峻度が大きければ大きいほど漏洩電流
が大きいことがわかる。FIG. 9 is a diagram showing the relationship between the dislocation depth in the side wall spacer and the junction leakage current. Here, the X-axis indicates the depth of the dislocation line based on the contour of the conventional gate sidewall spacer, and the Y-axis indicates the magnitude of the leakage current. From this figure,
It can be seen that the greater the steepness of the sidewall spacer, the greater the leakage current.
【００２１】素子の大きさが小さくなればなるほど、許
容範囲も小さくなる。これによって、CVD 法による酸化
物層の蒸着(ゲート側壁スペーサの形成において重要な
工程)の際、および、そのエッチングの際に、プラズマ
種が基体中に侵入するという未解決の問題が残る。ま
た、側壁スペーサの輪郭に起因する転位のような結晶欠
陥による素子特性の低下のような別の問題もある。この
ために、従来の側壁スペーサの利用による LDD 素子の
製造方法を改善する研究が進められている。また、側壁
スペーサ使用による LDD 形成の問題を解決するための
代替の方法の研究が進められている。The smaller the element size, the smaller the tolerance. This leaves an unsolved problem that plasma species penetrate into the substrate during the deposition of the oxide layer by the CVD method (an important step in forming the gate side wall spacer) and during the etching. Further, there is another problem such as deterioration of device characteristics due to crystal defects such as dislocations caused by the contour of the sidewall spacer. To this end, research is being conducted to improve the method of manufacturing an LDD element using a conventional side wall spacer. Also, alternative methods are being studied to solve the problem of LDD formation by using sidewall spacers.
【００２２】図８(a)、(b)、(c)によって、エッチング
停止層の追加及び側壁スペーサの使用による LDD トラ
ンジスタ形成方法の改善について説明する。すなわち、
まず、ゲート73をパターニングし、次いで側壁スペーサ
75形成のための CVD SiO2のエッチングバックの際にシ
リコン基板70を保護するために、ゲート絶縁層及びパッ
ド酸化物層72上にエッチング停止層777(ポリシリコンあ
るいは Si3N4)を形成する。次いで、CVD SiO275を蒸着
し、エッチングバックして、シリコン基板の過剰エッチ
ング及びプラズマ種による汚染を妨げる。最終工程(図
の(c))で、高濃度不純物ドープ領域ｎ+を形成するため
にイオン注入を行い、スペーサ75を除去した後、低濃度
不純物ドープ領域ｎ~を形成するためにイオン注入を行
う。8 (a), 8 (b) and 8 (c), the improvement of the LDD transistor forming method by adding an etching stop layer and using a side wall spacer will be described. That is,
First, pattern the gate 73, then the sidewall spacer
Forming an etching stop layer 777 (polysilicon or Si 3 N 4 ) on the gate insulating layer and the pad oxide layer 72 to protect the silicon substrate 70 during the etching back of the CVD SiO 2 for forming 75 . Next, CVD SiO 2 75 is deposited and etched back to prevent over-etching of the silicon substrate and contamination by plasma species. In the final step ((c) in the figure), ion implantation is performed to form a high concentration impurity doped region n +, and after removing the spacer 75, ion implantation is performed to form a low concentration impurity doped region n ~. Do.
【００２３】しかしながら、この従来技術では側壁スペ
ーサの輪郭によって生じる転位の結晶欠陥の問題を解決
することにはならない。However, this conventional technique does not solve the problem of dislocation crystal defects caused by the profile of the side wall spacer.
【００２４】米国特許第4,599,118号に提示されている
別の方法はオーバーハング技術であり、この方法は、Si
O2/Si3N4/ポリシリコン/SiO2の積層構造をゲートパター
ニングした後、ポリシリコンを過剰にエッチングして、
SiO2/Si3N4オーバーハングを形成するというものであ
る。上記オーバーハングをマスクとして As+ソース/ド
レイン注入を行い、次いで、ｎ~領域を形成するため
に、上記オーバーハングを除去してｎ~イオン注入を行
う(Seiki Ogura et al.:“Design and Characteristics
of the Lightly Doped Drain‐Source (LDD) Insulate
d Gate Field−Effect Transistor”IEEE Transactions
on Electron Devices , Vol.ED‐27 , No.8(August 19
80) p.1360 参照)。Another method presented in US Pat. No. 4,599,118 is the overhang technique, which employs Si
After gate patterning the laminated structure of O 2 / Si 3 N 4 / polysilicon / SiO 2 , the polysilicon is excessively etched,
That is, an overhang of SiO 2 / Si 3 N 4 is formed. Using the overhang as a mask, perform As + source / drain implantation, and then remove the overhang and perform n-ion implantation to form an n-region (Seiki Ogura et al .: “Design and Characteristics
of the Lightly Doped Drain‐Source (LDD) Insulate
d Gate Field-Effect Transistor ”IEEE Transactions
on Electron Devices, Vol.ED-27, No.8 (August 19
80) See p.1360).
【００２５】要約すれば、縮小したトランジスタは短い
チャンネルを持つようになり、結果的にホットキャリヤ
が生じ、ホットキャリヤの不安定性の問題が起こる。こ
の問題を解決するために、LDD を有するトランジスタが
提案され、実際には、LDD はゲート側壁スペーサを用い
て形成される。しかし、16M DRAM以上の高集積素子にお
いては、側壁スペーサを用いて形成された LDD は上記
のような理由で不適合となる。In summary, a reduced transistor will have a shorter channel, resulting in hot carriers and the problem of hot carrier instability. To solve this problem, transistors with LDDs have been proposed, and in practice LDDs are formed using gate sidewall spacers. However, in a highly integrated device of 16M DRAM or more, the LDD formed by using the side wall spacer is incompatible with the above-mentioned reason.
【００２６】[0026]
【発明が解決しようとする課題】従来技術は上記したよ
うな種々の問題点を有していた。本発明の目的は、上記
従来技術の有していた課題を解決して、イオン注入防止
層として側壁スペーサを用いることなしに LDD MOSFET
を形成することができる、従って、16M DRAM 以上の高
集積半導体素子を製造するのに好適な MOS トランジス
タの製造方法を提供することにある。The prior art has various problems as described above. SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems of the prior art and to use an LDD MOSFET without using a sidewall spacer as an ion implantation prevention layer.
Therefore, it is an object of the present invention to provide a method of manufacturing a MOS transistor suitable for manufacturing a highly integrated semiconductor device of 16M DRAM or more.
【００２７】[0027]
【課題を解決するための手段】上記の目的は、（１）半
導体基板上に第一の絶縁層、導電物質からなる第一の導
電層及び他の導電物質（例えばケイ化物）からなる第二
の導電層を順次形成する工程と、（２）上記第二の導電
層の所定の箇所をエッチングして、第二の導電層のパタ
ーンを形成する工程と、（３）上記第二の導電層のパタ
ーンの側面に、仮の側壁スペーサを形成する工程と、
（４）上記の第二の導電層のパターン及び上記の仮の側
壁スペーサをマスクとして上記第一の導電層の所定の箇
所をエッチングした後、上記半導体基板内に高濃度の第
一のドーパント埋込層を形成する工程と、（５）上記の
仮の側壁スペーサを除去し、次いで上記第二の導電層の
パターンをマスクとして上記第一の導電層をエッチング
することによってゲート電極を形成し、さらに、上記半
導体基板内に低濃度の第二のドーパント埋込層を形成す
る工程とからなる製造方法とすることによって達成する
ことが出来る。The objects of the present invention are as follows: (1) A first insulating layer formed on a semiconductor substrate and a first conductive layer made of a conductive material.
A second consisting of an electrical layer and another conductive material (eg, silicide)
A step of the conductive layer are sequentially formed, (2) said second conductive
The predetermined portions of the layers by etching, and forming a pattern of the second conductive layer to form a (3) on the side surfaces of the pattern of the second conductive layer, the temporary sidewall spacers,
(4) After etching a predetermined portion of the first conductive layer using the pattern of the second conductive layer and the temporary side wall spacer as a mask, a high-concentration first dopant is embedded in the semiconductor substrate. (5) removing the temporary sidewall spacers and then etching the first conductive layer using the pattern of the second conductive layer as a mask to form a gate electrode; Further, the present invention can be achieved by a manufacturing method comprising the step of forming a low-concentration second dopant buried layer in the semiconductor substrate.
【００２８】[0028]
【００２９】[0029]
【実施例】以下、本発明の MOSFET の製造方法について
実施例によって具体的に説明する。The method of manufacturing a MOSFET according to the present invention will be specifically described below with reference to examples.
【００３０】[0030]
【実施例１】図10によって、LDD MOSFET の製造方法に
ついて説明する。図の(a)において、まず、ｐ型シリコ
ン基板90上に隔離領域及び活性領域(共に図示せず)を形
成し、次いで、シリコン基板90の表面を熱酸化させるこ
とによって、ゲート絶縁層である第一の絶縁層91を100
Åの厚さで形成する。次に、低圧化学蒸着(Low Pressur
e Chemical Vapour Deposition；LPCVD)法によって、第
一の絶縁層91上に第一の導電層となる非結晶性のポリシ
リコン層あるいは同時ドープのポリシリコン層（以下、
導電層92と記す）を2000Åの厚さで形成させ、次いで、
CVD 法によって第二の導電層となるケイ化物層（以下、
補助層93と記す）を導電層92上に1500Åの厚さで蒸着さ
せる。次いで、補助層93上にホトレジストを塗工し、露
出、現像及びゲート形成マスクを用いてホトレジストパ
ターン900を形成する。Embodiment 1 A method of manufacturing an LDD MOSFET will be described with reference to FIG. In FIG. 1A, first, an isolation region and an active region (both not shown) are formed on a p-type silicon substrate 90, and then the surface of the silicon substrate 90 is thermally oxidized to form a gate insulating layer. First insulating layer 91 is 100
It is formed with a thickness of Å. Next, low pressure chemical vapor deposition (Low Pressur
By an e Chemical Vapor Deposition (LPCVD) method, a non-crystalline polysilicon layer or a co-doped polysilicon layer (hereinafter, referred to as a first conductive layer) serving as a first conductive layer is formed on the first insulating layer 91 .
A conductive layer 92) having a thickness of 2000 mm,
A silicide layer (hereinafter, referred to as a second conductive layer) formed by a CVD method
An auxiliary layer 93) is deposited on the conductive layer 92 to a thickness of 1500 °. Next, a photoresist is applied on the auxiliary layer 93, and a photoresist pattern 900 is formed by using exposure, development, and a gate formation mask.
【００３１】次に、図の(b)に示すように、補助層93の
ホトレジストパターン900によって保護されていない部
分を反応性イオンエッチング(Reactive Ion Etching;RI
E)法によって除去する。このようにして、ポリシリコン
層上すなわちゲート電極を形成すべき導電層92上に残留
する補助層93からなる補助層パターン93'を確定した
後、H2SO4/H2O2混合液中に浸漬してホトレジストパター
ン900を除去する。Next, as shown in FIG. 3B, a portion of the auxiliary layer 93 which is not protected by the photoresist pattern 900 is subjected to reactive ion etching (RI).
E) Remove by method. Thus, after determining the auxiliary layer pattern 93 made of the auxiliary layer 93 remaining on the conductive layer 92 to form the polysilicon layer or gate electrode ', H 2 SO 4 / H 2 O 2 mixture solution And the photoresist pattern 900 is removed.
【００３２】次に、図の(c)に示すように、補助層パタ
ーン93'の側面上及び露出導電層92の表面に仮の層94で
ある窒化シリコン層を1500Åの厚さで蒸着させる。Next, as shown in FIG. 3C, a silicon nitride layer as a temporary layer 94 is deposited on the side surface of the auxiliary layer pattern 93 'and the surface of the exposed conductive layer 92 to a thickness of 1500 °.
【００３３】次に、図の(d)に示すように、CHF3/CF4ガ
スプラズマを用いて、第三の絶縁層94上に、導電層92の
表面が露出するまで、RIE を施す。このようにして、酸
化物層からなる補助層パターン93'上に窒化シリコンか
らなる側壁スペーサ94'が形成される。Next, as shown in FIG. 3D, RIE is performed on the third insulating layer 94 using CHF 3 / CF 4 gas plasma until the surface of the conductive layer 92 is exposed. Thus, the sidewall spacer 94 'made of silicon nitride is formed on the auxiliary layer pattern 93' made of an oxide layer.
【００３４】次いで、図11の(a)に示すように、ポリシ
リコン層すなわち導電層92について、HBr/Cl2ガスプラ
ズマを用い、また、残留側壁スペーサ94'(第三の絶縁
層)及び補助層パターン93'をエッチング防止層として用
いて、乾式異方性エッチングを行う。このエッチングは
酸化物層すなわち第一の絶縁層が露出するまで行い、こ
れによって導電層パターン92'が形成される。このよう
にして形成されるパターン92'の幅は、ゲートの設計値
よりも側壁スペーサ94'の厚さの２倍ほど大きく形成さ
れ、後のドレイン/ソース領域形成のためのイオン注入
の際のイオン注入防止層としての役割を果たす。このよ
うにして、広げられた幅が、シリコン基板90上すなわち
側壁スペーサの下部領域に、LDD形成用のイオン埋込層
形成箇所を提供する。エッチングの際、シリコン基板は
第一の絶縁層によって保護されているので、図２〜４に
述べた基板の汚染の問題が解決される。Next, as shown in FIG. 11A, the polysilicon layer, that is, the conductive layer 92 is formed by using HBr / Cl 2 gas plasma, and the residual side wall spacer 94 ′ (third insulating layer) and the auxiliary Dry anisotropic etching is performed using the layer pattern 93 'as an etching prevention layer. This etching is performed until the oxide layer, that is, the first insulating layer is exposed, whereby the conductive layer pattern 92 'is formed. The width of the pattern 92 'thus formed is twice as large as the design value of the gate and the thickness of the side wall spacer 94', and is used for ion implantation for forming the drain / source region later. It functions as an ion implantation preventing layer. In this way, the widened width provides an ion buried layer formation site for LDD formation on the silicon substrate 90, that is, in a region below the sidewall spacer. Since the silicon substrate is protected by the first insulating layer during the etching, the problem of contamination of the substrate described with reference to FIGS.
【００３５】次に、濃度5.0×1015ions/cm2、エネルギ
ー40keVの As+イオンを用い、イオン注入防止層として
導電層パターン92'あるいは補助層パターン93'および側
壁スペーサ94'を用いて、ウエハの全表面上に高濃度ド
ープソース/ドレイン領域形成用の第一のイオン注入を
行う。結果として、As+イオンがシリコン基板中に注入
され、第一のドーパント埋込層902が形成される。この
条件下で、従来方法の場合とは異なり、シリコン基板に
直接接している側壁スぺーサ及びゲートは用いられず、
寸法の大きい導電層パターンが用いられるので、図６〜
９に関連して述べた素子の電気的特性に影響を及ぼす問
題は排除される。Next, As + ions having a concentration of 5.0 × 10 15 ions / cm 2 and an energy of 40 keV are used, and a conductive layer pattern 92 ′ or an auxiliary layer pattern 93 ′ and a side wall spacer 94 ′ are used as an ion implantation preventing layer. The first ion implantation for forming the heavily doped source / drain regions is performed on the entire surface of the substrate. As a result, As + ions are implanted into the silicon substrate and a first dopant buried layer 902 is formed. Under this condition, unlike the case of the conventional method, the sidewall spacer and the gate directly in contact with the silicon substrate are not used,
Since a conductive layer pattern having a large dimension is used, FIGS.
The problem affecting the electrical properties of the device described in connection with No. 9 is eliminated.
【００３６】次いで、図11の(b)に示すように、側壁ス
ペーサ94'を形成する窒化物層を温度180℃のH3PO4溶液
中に浸漬する湿式エッチングによって除去する。これに
よって、補助層93'の幅が、ゲート形成マスクを用いて
図10の(a)の工程で定めたホトレジストパターンの幅と
同一になる。さらに、補助層パターン93'の幅は、第二
の絶縁層パターンの下部に配置された導電層パターンの
幅よりも小さくなる。[0036] Then, as shown in (b) of FIG. 11, is removed by wet etching immersing the nitride layer to form sidewall spacers 94 'in solution of H 3 PO 4 at a temperature of 180 ° C.. As a result, the width of the auxiliary layer 93 ′ becomes the same as the width of the photoresist pattern determined in the step of FIG. 10A using the gate forming mask. Further, the width of the auxiliary layer pattern 93 'is smaller than the width of the conductive layer pattern disposed below the second insulating layer pattern.
【００３７】次いで、図11の(c)に示すように、HBr/Cl2
ガスプラズマを用い、また、補助層パターン93'をエッ
チング防止層として用いて、反応性イオンエッチングを
行う。このようにして、導電層パターン92'のエッチン
グ防止層93'で保護されていない部分が異方的に除去さ
れ、ゲート92''が形成される。この条件下で、シリコン
基板90の表面は第一の絶縁層91によって保護されてお
り、基板の過剰エッチング及び汚染が妨げられる。次
に、低濃度ドープドレイン(LDD)を形成するために、リ
ンイオンを用い、表面イオン濃度2.0×1013ions/cm2、
エネルギー30keVで、イオン注入防止層として補助層パ
ターン93'あるいはゲート92''を用いて、ウエハの全表
面に第二のイオン注入を行う。結果として、第一のドー
パントイオン埋込層902上に LDD 形成用の第二のドーパ
ントイオン埋込層901が形成される。Next, as shown in FIG. 11 (c), HBr / Cl 2
Reactive ion etching is performed using gas plasma and using the auxiliary layer pattern 93 'as an etching prevention layer. In this way, the portion of the conductive layer pattern 92 'that is not protected by the etching prevention layer 93' is removed anisotropically, forming the gate 92 ". Under this condition, the surface of the silicon substrate 90 is protected by the first insulating layer 91, which prevents over-etching and contamination of the substrate. Next, in order to form a lightly doped drain (LDD), using phosphorus ions, a surface ion concentration of 2.0 × 10 13 ions / cm 2 ,
At the energy of 30 keV, the second ion implantation is performed on the entire surface of the wafer by using the auxiliary layer pattern 93 ′ or the gate 92 ″ as the ion implantation prevention layer. As a result, a second dopant ion buried layer 901 for LDD formation is formed on the first dopant ion buried layer 902.
【００３８】次に、図11の(d)に示すように、補助層93'
の上面及び側面、ゲート92''の側面及び第一の絶縁層91
の表面に、ゲート92''絶縁用の第四の絶縁層95である酸
化物層を1500Åの厚さで蒸着させる。続いて、ソース/
ドレイン領域及び LDD 形成のための第二のドーパント
埋込層901及び第一のドーパント埋込層902のようなドー
パント埋込層を温度870℃で40分加熱し、LDD 901'及び
ソース/ドレイン領域を形成して、本発明による LDD MO
SFET の形成を完了する。Next, as shown in FIG. 11D, the auxiliary layer 93 '
Top and side surfaces, the side surface of the gate 92 '' and the first insulating layer 91
An oxide layer serving as a fourth insulating layer 95 for insulating the gate 92 ″ is deposited to a thickness of 1500 ° on the surface of the substrate. Then source /
A dopant buried layer such as a drain buried layer 901 and a first dopant buried layer 902 for LDD formation is heated at a temperature of 870 ° C. for 40 minutes, and the LDD 901 ′ and the source / drain regions are heated. To form the LDD MO according to the present invention.
Complete the SFET formation.
【００３９】なお、第二の導電層（補助層93）は、例え
ばケイ化物（例えばタングステンケイ化物）を1500Åの
厚さで蒸着させることによって形成する。また、同様の
方法で、NMOSFET だけでなく、PMOSFET を形成すること
もできる。PMOSFET 形成の際に第一及び第二のイオン注
入を行う場合、使用イオンは BF2+あるいは B+イオンで
ある。 The second conductive layer (auxiliary layer 93) is, for example,
If the silicide (eg tungsten silicide)
It is formed by vapor deposition with a thickness. In the same way, not only NMOSFET but also PMOSFET can be formed. When performing the first and second ion implantations when forming the PMOSFET, the ions used are BF 2 + or B + ions.
【００４０】上記したように、本発明方法においては、
側壁スペーサ形成用の酸化物層のエッチングの際に現れ
る問題点は全て排除される。すなわち、シリコン基板の
不均一性を生じる基板の過剰エッチングのような問題、
基板へのプラズマガスの侵入、これによる基板の汚染、
これによる半導体素子特性の低下(接合における漏洩電
流の増大)などは全て解決される。さらに、スペーサの
輪郭に起因する応力によって生じた後、スペーサの角部
から基板の内部に向けて成長する結晶欠陥の発生は、不
特定箇所における TR 欠陥すなわちメモリセルの不特定
ビット欠陥を生じることになるが、LDD 型トランジスタ
を本発明の方法によって形成すると、この問題は解消さ
れ、結果的に素子の収率が大幅に改善される。さらに、
本発明の半導体素子は、極めて低い接合電流が要求さ
れ、製造が極めて難しい次世代の高集積メモリ素子用の
単位トランジスタとして最適である。As described above, in the method of the present invention,
All the problems that arise when etching the oxide layer for forming the sidewall spacers are eliminated. That is, problems such as over-etching of the substrate that cause non-uniformity of the silicon substrate,
Invasion of plasma gas into the substrate, thereby contaminating the substrate,
This can alleviate the deterioration of semiconductor element characteristics (increase in leakage current at the junction) and the like. In addition, the occurrence of crystal defects that grow from the corners of the spacers toward the inside of the substrate after being caused by the stress caused by the contour of the spacer may cause TR defects at unspecified locations, that is, unspecified bit defects of memory cells. However, when an LDD transistor is formed by the method of the present invention, this problem is solved, and as a result, the device yield is greatly improved. further,
The semiconductor device of the present invention requires an extremely low junction current and is most suitable as a unit transistor for a next-generation highly integrated memory device which is extremely difficult to manufacture.
【００４１】[0041]
【実施例２】本発明の方法を CMOS トランジスタの製造
に適用すると、工程を単純化させることができる。この
工程を図12によって説明する。まず、図の(a)に示すよ
うに、ｐ井戸及びｎ井戸形成工程完了後、半導体基板10
1上にゲート酸化物層102を成長させる。次いで、該層上
に、ポリシリコンゲート形成用のポリシリコン層103
（第１の導電層）を蒸着し、さらに、ケイ化物層（第２
の導電層）を十分な厚さで蒸着あるいは成長させる。次
に、ゲートマスクを用いたホトエッチングによって上記
ケイ化物層をエッチングし、これによって、ケイ化物か
らなるゲートパターン104を形成する。次に、Si3N4を蒸
着し、エッチングバックして、ケイ化物ゲートパターン
104の側面にスペーサ105を形成し、その後ウエハ全面に
CVD 酸化膜106を蒸着する。Embodiment 2 When the method of the present invention is applied to the manufacture of a CMOS transistor, the process can be simplified. This step will be described with reference to FIG. First, as shown in FIG. 1A, after the p-well and n-well formation steps are completed, the semiconductor substrate 10
A gate oxide layer 102 is grown on 1. Next, a polysilicon layer 103 for forming a polysilicon gate is formed on the layer.
(First conductive layer) , and further, a silicide layer (second
Of the conductive layer) and is deposited or grown thick enough. Next, the above is performed by photo-etching using a gate mask.
The silicide layer is etched, thereby forming a gate pattern 104 consisting of silicide . Next, Si 3 N 4 is deposited and etched back to form a silicide gate pattern.
Form spacers 105 on the sides of 104, and then cover the entire surface of the wafer
A CVD oxide film 106 is deposited.
【００４２】次に、NMOS 形成工程を進めるために、PMO
S 領域をホトレジスト PR で被覆して NMOS 領域のみを
開口し、これによって CVD 酸化物層106を除去する。こ
の条件下で、ケイ化物ゲートパターン104のケイ化物層
でエッチングを停止させる。これは、エッチング時間を
十分に調節するか、ポリシリコン上に熱酸化によって酸
化物層を形成した後のエッチング速度を低くすることに
よって達成することができ、これによって CVD 酸化物
のみが除去される。Next, in order to proceed with the NMOS formation process, the PMO
The S region is covered with a photoresist PR to open only the NMOS region, thereby removing the CVD oxide layer 106. Under this condition, the etching is stopped at the silicide layer of the silicide gate pattern 104. This can be achieved by adjusting the etch time sufficiently or by reducing the etch rate after forming the oxide layer by thermal oxidation on the polysilicon, thereby removing only the CVD oxide. .
【００４３】その後、PMOS 領域を酸化物層106を被覆し
た状態に置き、次に図の(b)に示すように、窒化物スペ
ーサ105及び NMOS 領域のケイ化物層104をマスクとして
ポリシリコン層103を乾式エッチングすることによっ
て、ソース/ドレイン領域形成用のイオン注入マスクと
して十分な大きさの仮のゲート電極103'を形成する。次
に、ｎ+ドーパントをイオン注入し、熱処理してソース/
ドレイン領域107を形成する。この条件下で、シリコン
のエッチングを防止するために、ｎ+イオン注入後、O2
ガス雰囲気中900℃で数分間の酸化を行う。次に、H3PO4
溶液(180℃)中に浸漬することによって窒化物スペーサ
層105を除去し、さらに、残留ケイ化物層104をマスクと
して仮のゲート電極103'を除去してゲート電極108を形
成し、さらにｎ~イオンを注入して LDD 領域110を形成
する。Thereafter, the PMOS region is placed in a state of being covered with the oxide layer 106, and then, as shown in FIG. 3B, the polysilicon layer 103 is formed using the nitride spacer 105 and the silicide layer 104 in the NMOS region as a mask. Is dry-etched to form a temporary gate electrode 103 'having a sufficient size as an ion implantation mask for forming source / drain regions. Next, an n + dopant is ion-implanted, and a heat treatment is performed.
The drain region 107 is formed. Under this condition, to prevent silicon etching, O 2
Oxidation is performed at 900 ° C for several minutes in a gas atmosphere. Next, H 3 PO 4
The nitride spacer layer 105 is removed by immersion in a solution (180 ° C.), and further, the temporary gate electrode 103 ′ is removed by using the residual silicide layer 104 as a mask to form a gate electrode 108. The LDD region 110 is formed by implanting ions.
【００４４】次いで、図13の(a)に示すように、CVD 酸
化物層109を蒸着する。次いで、PMOS 領域にホトプロセ
スを施して、NMOS 領域の場合と同様に LDDを形成す
る。Next, as shown in FIG. 13A, a CVD oxide layer 109 is deposited. Next, a photo process is performed on the PMOS region to form an LDD as in the case of the NMOS region.
【００４５】本発明の方法を CMOS トランジスタの形成
に適用した場合には、二つのマスキング工程を飛ばすこ
とができる。すなわち、ｎ~、ｎ+、ｐ~及びｐ+のイオン
注入には四つのマスクが必要であるが、本発明の方法に
よれば、これらのマスクの中の二つしか必要としない。When the method of the present invention is applied to the formation of a CMOS transistor, two masking steps can be skipped. That is, four masks are required for ion implantation of n ~, n +, p ~, and p +, but according to the method of the present invention, only two of these masks are required.
【００４６】米国特許第4,722,909号は同様の CMOS 工
程を開示しているが、本発明の方法はこの特許の有して
いる問題を解決している。これをやや詳細に説明すれ
ば、この特許においては、NMOS 領域形成のためのホト
工程後にｎ+イオン注入を行い、次いで処分可能な側壁
スペーサを除去し、さらにｎ~イオンの注入を行ってい
る。すなわち、二つのマスキング工程、すなわち CMOS
トランジスタ用の NMOS 工程及び PMOS 工程のそれぞれ
の一つを飛ばすことの可能な方法を開示している。この
方法の利点は下記の通りである。すなわち、ｎ+イオン
注入後に熱処理を行い、ｎ~イオンの注入を接合形成後
に行っていることである。この方法で、接合のみが極め
て薄い形で形成され、深いミクロンスケールの素子のシ
ョートチャンネル特性が改善される。さらに、処分可能
な側壁スペーサを形成し、このスペーサを用いることに
よってｎ+イオン注入を行い、次いでこの層を除去した
後、ｎ~イオン注入を行う。結果として、一つのマスキ
ング工程を減らすことができる。すなわち、CMOS トラ
ンジスタの場合には、NMOS 及び PMOS から各々一つの
マスキング工程を減じることができ、結果的に二つのマ
スキング工程を減じることができる。US Pat. No. 4,722,909 discloses a similar CMOS process, but the method of the present invention solves the problems of this patent. To explain this in more detail, in this patent, n + ions are implanted after a photo step for forming an NMOS region, then disposable side wall spacers are removed, and n ~ ions are implanted. . That is, two masking steps, namely CMOS
A method is disclosed that can skip one of each of the NMOS and PMOS processes for the transistor. The advantages of this method are as follows. That is, heat treatment is performed after n + ion implantation, and nｎ ion implantation is performed after junction formation. In this way, only the junction is formed in a very thin form, improving the short channel characteristics of deep micron scale devices. Further, a disposable side wall spacer is formed, and n + ion implantation is performed by using the spacer. After removing this layer, nｎ ion implantation is performed. As a result, one masking step can be reduced. That is, in the case of a CMOS transistor, one masking step can be reduced from each of an NMOS and a PMOS, and as a result, two masking steps can be reduced.
【００４７】すなわち、まずｎ~イオン注入を行い、次
いでｎ+イオンの注入を行う。ｎ+イオン注入間に生じる
格子欠陥を除去するために、高温、長時間の熱処理を行
う。これによって、ｎ~の接合の長さが広げられ、従っ
て、深いサブミクロン素子のショートチャンネル特性が
低下する。これが従来技術の問題点である。しかし、上
記米国特許は下記のようにこの問題を解決している。す
なわち、まずｎ+イオンの注入を行い、次いで熱処理を
行い、次にｎ~イオンの注入を行う。この場合、ｎ~イオ
ン注入の濃度が低いことによって格子欠陥は殆ど排除さ
れる。これによって、熱処理工程が最小限度に止めら
れ、ｎ~接合の拡張の問題が解決される。That is, n ~ ions are implanted first, and then n + ions are implanted. A high-temperature, long-time heat treatment is performed to remove lattice defects generated during n + ion implantation. This increases the length of the n ~ junction, thus degrading the short channel characteristics of deep submicron devices. This is a problem of the prior art. However, the above U.S. patent solves this problem as follows. That is, first, n + ions are implanted, then heat treatment is performed, and then n 注入 ions are implanted. In this case, lattice defects are almost eliminated due to the low concentration of n ~ ion implantation. This minimizes the heat treatment process and solves the problem of extending the n ~ junction.
【００４８】しかしながら、この米国特許においては、
上記処分可能なスペーサのエッチングの際に、ゲート酸
化物層の損失が問題となる。また、上記処分可能なスペ
ーサは主として CVD Al 、W 系からなっており、ゲート
酸化物層の汚染を生じることになる。さらに、上記処分
可能なスペーサのエッチングの際、ゲート酸化物に損失
を生じ、素子の信頼性が低下するという結果になる。However, in this US patent,
During the etching of the disposable spacer, the loss of the gate oxide layer becomes a problem. In addition, the disposable spacer is mainly made of CVD Al or W, and causes contamination of the gate oxide layer. Further, the etching of the disposable spacer results in loss of the gate oxide, resulting in reduced device reliability.
【００４９】[0049]
【発明の効果】以上述べてきたように、本発明の CMOS
製造方法においては、処分可能な LDDスペーサを適切な
金属を蒸着させることによって形成し、これによって、
ゲート酸化物の汚染及びエッチング間のゲート酸化物の
損失というような問題点を解決することができる。すな
わち、ゲートポリシリコン上に酸化物層及び Si3N4窒化
物層を蒸着させることによってゲートパターンを間接的
に形成し、これによって問題を解決している。さらに、
工程の単純化及び素子の最適化を得、かつ、素子の信頼
性を改善することができる。この条件下で、ホトレジス
トは180℃ H3PO4の窒化物層のエッチング工程に耐え得
ないので、CVD 酸化物保護層を形成する。もし、窒化物
層エッチングの工程に耐え得るホトレジストを用いるこ
とができれば、CVD 保護層は省略することができ、ホト
レジストだけを用いて工程をさらに簡略化することがで
きる。As described above, according to the CMOS of the present invention,
In the manufacturing method, a disposable LDD spacer is formed by depositing a suitable metal,
Problems such as gate oxide contamination and gate oxide loss during etching can be solved. That is, a gate pattern is formed indirectly by depositing an oxide layer and a Si 3 N 4 nitride layer on the gate polysilicon, thereby solving the problem. further,
The process can be simplified and the device can be optimized, and the reliability of the device can be improved. Under these conditions, the photoresist cannot withstand the 180 ° C. H 3 PO 4 nitride layer etching step, thus forming a CVD oxide protective layer. If a photoresist that can withstand the nitride layer etching process can be used, the CVD protective layer can be omitted, and the process can be further simplified using only the photoresist.
【図１】LDD を有する NMOS トランジスタの従来技術に
よる製造手順を説明するための断面図。FIG. 1 is a cross-sectional view for explaining a conventional manufacturing procedure of an NMOS transistor having an LDD.
【図２】図１の続き。FIG. 2 is a continuation of FIG. 1;
【図３】過剰エッチングシリコン基板の SIMS による分
析結果で、CF3、CHF3、O2等のガスを用いて酸化物層を
エッチングしたときの侵入プラズマ種によるシリコン基
板の汚染状態を示す図。FIG. 3 is a diagram showing a result of analysis of an over-etched silicon substrate by SIMS, showing a state of contamination of the silicon substrate by an invasive plasma species when the oxide layer is etched using a gas such as CF 3 , CHF 3 , and O 2 .
【図４】酸化物層のエッチング後、拡散によって回復さ
れる少数キャリヤの寿命時間を説明するための図。FIG. 4 is a diagram for explaining the lifetime of minority carriers recovered by diffusion after etching of an oxide layer.
【図５】ゲート側壁スペーサ形成間の洗浄方法と接合漏
洩電流との関係を示す図。FIG. 5 is a diagram showing a relationship between a cleaning method during formation of a gate sidewall spacer and a junction leakage current.
【図６】従来の半導体素子における LDD を有するｎMOS
FETの部分断面図。FIG. 6 shows an nMOS having an LDD in a conventional semiconductor device.
Partial sectional view of the FET.
【図７】従来の半導体素子における LDD を有するｎMOS
FET のゲート側壁からシリコン基板に向けての応力分布
を説明するための図。FIG. 7 shows an nMOS having an LDD in a conventional semiconductor device.
FIG. 3 is a diagram for explaining a stress distribution from a gate side wall of the FET toward a silicon substrate.
【図８】従来方法の改善として、側壁スペーサを用い、
エッチング停止層を添加した LDD トランジスタの形成
方法を説明するための図。FIG. 8 shows an improvement of the conventional method using a side wall spacer;
FIG. 4 is a diagram for explaining a method of forming an LDD transistor to which an etching stop layer is added.
【図９】基板における転位線深さと接合漏洩電流との関
係を示す図。FIG. 9 is a diagram showing a relationship between a dislocation line depth and a junction leakage current in a substrate.
【図１０】本発明の実施例１の LDD を有する MOSFET
の形成の手順を示す部分断面図。FIG. 10 is a MOSFET having an LDD according to the first embodiment of the present invention.
FIG. 4 is a partial cross-sectional view showing a procedure for forming a semiconductor device.
【図１１】図10の続き。FIG. 11 is a continuation of FIG. 10;
【図１２】本発明の実施例２の LDD を有する MOSFET
の形成の手順を示す部分断面図。FIG. 12 is a MOSFET having an LDD according to a second embodiment of the present invention.
FIG. 4 is a partial cross-sectional view showing a procedure for forming a semiconductor device.
【図１３】図12の続き。FIG. 13 is a continuation of FIG. 12;
10、50、60、60'、70、90、101…基板、12、14、14、1
5、15'、55、65、65'、72、91、93、93'、95、102、10
6、109、777…絶縁層、901、902…イオン埋込層、90
1'、110… LDD 領域、13、13'、53、63、63'、73、92、
92'、92''、103、103'…ポリシリコン、102’、107…ソ
ース/ドレイン、500、501…結晶欠陥、555…転位線、60
0、600'、601、601'…不純物拡散領域、900…ホトレジ
スト、S 、S'…応力。10, 50, 60, 60 ', 70, 90, 101 ... Substrate, 12, 14, 14, 1
5, 15 ', 55, 65, 65', 72, 91, 93, 93 ', 95, 102, 10
6, 109, 777: insulating layer, 901, 902: ion buried layer, 90
1 ', 110 ... LDD region, 13, 13', 53, 63, 63 ', 73, 92,
92 ', 92'', 103, 103' ... polysilicon, 102 ', 107 ... source / drain, 500, 501 ... crystal defects, 555 ... dislocation lines, 60
0, 600 ', 601, 601' ... impurity diffusion region, 900 ... photoresist, S, S '... stress.
Claims (23)
ＦＥＴの製造方法。 （１）半導体基板上に第一の絶縁層、導電物質からなる
第一の導電層及び他の導電物質からなる第二の導電層を
順次形成する工程、 （２）上記第二の導電層の所定の箇所をエッチングし
て、第二の導電層のパターンを形成する工程、 （３）上記第二の導電層のパターンの側面に、仮の側壁
スペーサを形成する工程、 （４）上記の第二の導電層のパターン及び上記の仮の側
壁スペーサをマスクとして上記第一の導電層の所定の箇
所をエッチングした後、上記半導体基板内に高濃度の第
一のドーパント埋込層を形成する工程、 （５）上記の仮の側壁スペーサを除去し、次いで上記第
二の導電層のパターンをマスクとして上記第一の導電層
をエッチングすることによってゲート電極を形成し、さ
らに、上記半導体基板内に低濃度の第二のドーパント埋
込層を形成する工程。1. A MOS comprising the following steps:
Manufacturing method of FET. (1) A first insulating layer formed of a conductive material on a semiconductor substrate
Sequentially forming a second conductive layer made of the first conductive layer and the other conductive material, by etching a predetermined portion of (2) above the second conductive layer, forming a pattern of the second conductive layer (3) forming a temporary side wall spacer on a side surface of the pattern of the second conductive layer ; (4) using the pattern of the second conductive layer and the temporary side wall spacer as a mask. after etching the predetermined portions of the first conductive layer, forming a first dopant buried layer of high concentration in said semiconductor substrate, (5) removing the sidewall spacer of the above provisional and then said first
Forming a gate electrode by etching the first conductive layer using the pattern of the second conductive layer as a mask, and further forming a low-concentration second dopant buried layer in the semiconductor substrate.
を、シリコン酸化物を形成するために、熱酸化処理によ
って形成することを特徴とする請求項１記載のＭＯＳＦ
ＥＴの製造方法。2. The MOSF according to claim 1, wherein in the step (1), the first insulating layer is formed by a thermal oxidation treatment to form a silicon oxide.
ET manufacturing method.
層がポリシリコンからなることを特徴とする請求項１記
載のＭＯＳＦＥＴの製造方法。3. The method according to claim 1, wherein in the step (1), the first conductive layer is made of polysilicon.
層を、ＬＰＣＶＤ法を適用して、同時ドープしたポリシ
リコンを２０００Åの厚さに蒸着することによって形成
することを特徴とする請求項１記載のＭＯＳＦＥＴの製
造方法。4. The method according to claim 1, wherein in the step (1), the first conductive layer is formed by depositing co-doped polysilicon to a thickness of 2000 ° by applying an LPCVD method. Item 3. A method for manufacturing a MOSFET according to Item 1.
ペーサがシリコン窒化物からなるこ とを特徴とする請求
項１記載のＭＯＳＦＥＴの製造方法。 5. The method according to claim 1, wherein in said step (1), said temporary side wall stripes are formed.
Claims pacer is characterized that you made of silicon nitride
Item 3. A method for manufacturing a MOSFET according to Item 1.
を適用してシリコン窒化物を１５００Åの厚さで蒸着
し、ＣＨＦ 3 ／ＣＦ 4 ガスプラズマを用いてシリコン窒化
物層を異方的にエッチングし、上記第一の導電層をエッ
チング停止層として用いることによって形成することを
特徴とする請求項１記載のＭＯＳＦＥＴの製造方法。 6. The method according to claim 6, wherein said temporary side wall spacer is formed by an LPCVD method.
To deposit silicon nitride to a thickness of 1500mm
And silicon nitride using CHF 3 / CF 4 gas plasma
The first conductive layer is etched by anisotropically etching the material layer.
To be formed by using as a
2. The method for manufacturing a MOSFET according to claim 1, wherein:
パターン及び上記の仮のスペーサをエッチング抑制層と
して用い、また上記第一の絶縁層をエッチング停止層と
して用い、ＨＢr／Ｃｌ 2 ガスプラズマを用いた乾式エッ
チング処理を適用することによってエッチングすること
を特徴とする請求項１記載のＭＯＳＦＥＴの製造方法。 7. The method according to claim 7, wherein the first conductive layer is formed of the second conductive layer.
The pattern and the temporary spacer are used as an etching suppression layer.
And use the first insulating layer as an etching stop layer.
Dry etching using HBr / Cl 2 gas plasma.
Etching by applying a ching process
The method for manufacturing a MOSFET according to claim 1, wherein
イオン注入法、すなわち、濃度５.０×１０ 15 ions／c
m 2 、エネルギー４０ｋeＶのＡsイオンを用いた注入法に
基づいて形成することを特徴とする請求項１記載のＭＯ
ＳＦＥＴの製造方法。 8. The method according to claim 1 , wherein the first dopant buried layer is
Ion implantation, ie, a concentration of 5.0 × 10 15 ions / c
Implantation method using As ions with m 2 and energy of 40 keV
2. The MO according to claim 1, wherein the MO is formed on the basis of
Manufacturing method of SFET.
０×１０ 13 ions／cm 2 、エネルギー３０ｋeＶのリンイオ
ンを用いた第二のイオン注入法に基づいて形成すること
を特徴とする請求項１記載のＭＯＳＦＥＴの製造方法。 9. The method according to claim 9, wherein the second dopant buried layer has a concentration of 2.
0 × 10 13 ions / cm 2 , energy of 30 keV phosphorous ion
Based on the second ion implantation method using
The method for manufacturing a MOSFET according to claim 1, wherein
でＨ 3 ＰＯ 4 溶液中に浸漬することによる湿式エッチング
法に基づいて形成することを特徴とする請求項１記載の
ＭＯＳＦＥＴの製造方法。 10. The method according to claim 10, wherein said temporary spacer is heated to a temperature of 130.degree.
Etching by immersion in H 3 PO 4 solution
2. The method according to claim 1, wherein the step is formed based on a law.
Manufacturing method of MOSFET.
とを特徴とする請求項１記載のＭＯＳＦＥＴの製造方
法。 11. The semiconductor device according to claim 11, wherein said second conductive layer comprises a silicide.
2. The method for manufacturing a MOSFET according to claim 1, wherein
Law.
同時ドープのポリシリコンを厚さ２０ ００Åに蒸着する
ことによって形成し、上記第二の導電層としてケイ化物
を厚さ１５００Åに蒸着することによって形成すること
を特徴とする請求項１記載のＭＯＳＦＥＴの製造方法。 12. The method according to claim 1, wherein the first conductive layer is formed by an LPCVD method.
Deposit co-doped polysilicon to a thickness of 2000 °
And forming a silicide as the second conductive layer.
By evaporating to a thickness of 1500 °
The method for manufacturing a MOSFET according to claim 1, wherein
化物をＬＰＣＶＤ法によって１５００Åの厚さに蒸着
し、ＣＨＦ 3 ／ＣＦ 4 ガスプラズマを用いて上記窒化物層
を異方的にエッチングし、上記第一の導電層をエッチン
グ停止層として用いることことによって形成することを
特徴とする請求項１記載のＭＯＳＦＥＴの製造方法。 13. The method according to claim 12, wherein said temporary side wall spacer is formed of silicon nitride.
Is deposited to a thickness of 1500mm by LPCVD
And the above nitride layer is formed using CHF 3 / CF 4 gas plasma.
Is etched anisotropically to etch the first conductive layer.
To be formed by using
2. The method for manufacturing a MOSFET according to claim 1, wherein:
のドーパント埋込層を８７０℃で４０分間熱処理するこ
とを特徴とする請求項１記載のＭＯＳＦＥＴの製造方
法。 14. After the step (5), the first and second steps are performed.
Heat treatment at 870 ° C. for 40 minutes.
2. The method for manufacturing a MOSFET according to claim 1, wherein
Law.
あることを特徴とする請求項１記載のＭＯＳＦＥＴの製
造方法。 15. The semiconductor substrate is a p-type silicon substrate.
The MOSFET according to claim 1, wherein
Construction method.
５×１０ 15 ions／cm 2 、エネルギー４０ｋeＶのＢＦ 2 イ
オンあるいはＢイオンを用いて形成することを特徴とす
る請求項１記載のＭＯＳＦＥＴの製造方法。 16. The method according to claim 16, wherein the first dopant buried region is
5 × 10 15 ions / cm 2 , energy 40 keV BF 2 b
It is characterized by being formed using ON or B ions.
A method for manufacturing a MOSFET according to claim 1.
２.０×１０ 13 ions／cm 2 、エネルギー３０ｋeＶのＢＦ 2
イオンあるいはＢイオンを用いて形成することを特徴と
する請求項１記載のＭＯＳＦＥＴの製造方法。 17. The method according to claim 17, wherein the second dopant buried region has a concentration
BF 2 with 2.0 × 10 13 ions / cm 2 and energy of 30 keV
It is characterized by being formed using ions or B ions.
The method for manufacturing a MOSFET according to claim 1.
ＯＳトランジスタの製造方法。 （１）半導体基板上に絶縁層、導電物質からなる第一の
導電層及び他の導電物質からなる第二の導電層を順次形
成し、上記第二の導電層の所定箇所をエッチングして第
二の導電層のパターンを形成し、該第二の導電層のパタ
ーンの側面に仮の側壁スペーサを形成する工程 、（２）ＮＭＯＳ領域を規定し、上記仮の側壁スペーサ及
び上記ＮＭＯＳ領域の 第二の導電層のパターンをマスク
として上記第一の導電層をエッチングした後、上記のエ
ッチングした第一の導電層をマスクとしてｎ型の高濃度
ドープ領域を形成し、次いで上記の仮の側壁スペーサを
除去し、上記第二の導電層のパターンをマスクとして第
一の導電層をエッチングしてＮＭＯＳゲート電極を形成
し、さらに、該ＮＭＯＳゲート電極をマスクとしてｎ型
の低濃度領域を形成する工程、 （３）ＰＭＯＳ領域を規定し、上記仮の側壁スペーサ及
び上記ＰＭＯＳ領域の第二の導電層のパターンをマスク
として上記第一の導電層をエッチングした後、上記エッ
チングした第一の導電層をマスクとしてｐ型の高濃度領
域を形成し、次いで上記仮の側壁スペーサを除去し、上
記第二の導電層のパターンをマスクとして上記第一の導
電層をエッチングしてＰＭＯＳゲート電極を形成し、さ
らに、上記ＰＭＯＳゲート電極をマスクとしてｐ型の低
濃度ドープ領域を形成する工程。 18. A CM comprising the following steps :
A method for manufacturing an OS transistor. (1) An insulating layer on a semiconductor substrate, a first material comprising a conductive material
Form a conductive layer and a second conductive layer consisting of another conductive material sequentially
And etching a predetermined portion of the second conductive layer.
Forming a pattern of the second conductive layer, and forming a pattern of the second conductive layer;
Forming a temporary sidewall spacer on the side of the gate , (2) defining an NMOS region,
And the pattern of the second conductive layer in the NMOS region is masked.
After etching the first conductive layer as
N-type high concentration using the etched first conductive layer as a mask
Form the doped region and then replace the temporary sidewall spacers described above.
And removing the second conductive layer pattern as a mask.
Etching one conductive layer to form NMOS gate electrode
And n-type using the NMOS gate electrode as a mask.
(3) defining a PMOS region , and forming a temporary sidewall spacer and
And a pattern of the second conductive layer in the PMOS region is masked.
After etching the first conductive layer as
Using the etched first conductive layer as a mask
Area, then remove the temporary sidewall spacers
The first conductive layer is formed by using the pattern of the second conductive layer as a mask.
Etching the conductive layer to form a PMOS gate electrode;
Further, using the PMOS gate electrode as a mask, the p-type low
Forming a heavily doped region;
導電層及び上記第二の導電層に対してエッチング選択性
を有するシリコン窒化物からなることを特徴とする請求
項１８記載のＭＯＳＦＥＴの製造方法。 19. The temporary side wall spacer according to claim 19 , wherein
Etching selectivity with respect to the conductive layer and the second conductive layer
Claims characterized by comprising a silicon nitride having
Item 19. The method for manufacturing a MOSFET according to Item 18.
ドープ領域を形成した後、Ｏ 2 ガス雰囲気中で約９００
℃で数分間熱処理することを特徴とする請求項１８記載
のＭＯＳＦＥＴの製造方法。 20. In the step (2), an n-type high concentration
After forming the doped region, approximately in O 2 gas atmosphere 900
19. A heat treatment at a temperature of ℃ for several minutes.
Method of manufacturing MOSFET.
形成し、ＮＭＯＳ工程間にＮＭＯＳ領域を開口するこ
と、及び、上記（２）の工程後、第二の酸化物層を形成
し、ＰＭＯＳ工程間にＰＭＯＳ領域を開口することを特
徴とする請求項１８記載のＭＯＳＦＥＴの製造方法。 21. After the step (1), a first oxide layer is formed.
And opening the NMOS region between NMOS processes.
And, after the step (2), forming a second oxide layer
And opening the PMOS region during the PMOS process.
19. The method for manufacturing a MOSFET according to claim 18, wherein:
を備えていることを特徴とする請求項１８記載のＭＯＳ
ＦＥＴの製造方法。 22. A semiconductor device comprising : a p-well and an n-well;
19. The MOS according to claim 18, comprising:
Manufacturing method of FET.
とを特徴とする請求項１８記載のＭＯ ＳＦＥＴの製造方
法。 23. The semiconductor device according to claim 23, wherein the second conductive layer comprises a silicide.
19. The method for manufacturing a MOSFET according to claim 18 , wherein
Law.
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