JP2001203346A - Manufacturing method for semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タ構造を有する半導体装置の製造方法に関するものであ
る。[0001] 1. Field of the Invention [0002] The present invention relates to a method for manufacturing a semiconductor device having a MOS transistor structure.
【０００２】[0002]
【従来の技術】ＭＯＳトランジスタ構造を有する半導体
装置の製造方法においては、半導体装置の微細化，高速
化に対応するために、拡散層及びゲート電極の低抵抗化
が重要な要素技術の一つとなっている。この目的のため
に、通常、トランジスタのソース・ドレイン（ＳＤ）及
びゲート電極の表面に低抵抗の高融点金属シリサイドを
形成する、いわゆるサリサイド技術が採用されている。
このサリサイド技術に基づく製造方法をＬＤＤ（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有するＰＭ
ＯＳトランジスタに適用した例を図４に基いて説明す
る。2. Description of the Related Art In a method of manufacturing a semiconductor device having a MOS transistor structure, low resistance of a diffusion layer and a gate electrode is one of important elemental technologies in order to cope with miniaturization and high speed of the semiconductor device. ing. For this purpose, a so-called salicide technique for forming a low-resistance refractory metal silicide on the surface of the source / drain (SD) and the gate electrode of a transistor is usually employed.
A manufacturing method based on this salicide technology is referred to as LDD (Lig).
PM having an htly Doped Drain) structure
An example in which the present invention is applied to an OS transistor will be described with reference to FIG.
【０００３】図４Ａ（ａ）に示すように、シリコン基板
４００上に所望のウェル領域及び素子分離領域（図示せ
ず）を形成した後、前記素子分離領域に囲まれた活性領
域表面にゲート酸化膜４０１及び多結晶シリコン膜４０
２を形成する。As shown in FIG. 4A, after a desired well region and a device isolation region (not shown) are formed on a silicon substrate 400, a gate oxide is formed on the surface of an active region surrounded by the device isolation region. Film 401 and polycrystalline silicon film 40
Form 2
【０００４】続いて、多結晶シリコン膜４０２上に公知
のリソグラフィー技術を用いてゲート電極形成のための
マスクパターン４０３を形成する。Then, a mask pattern 403 for forming a gate electrode is formed on the polycrystalline silicon film 402 by using a known lithography technique.
【０００５】次に図４Ａ（ｂ）に示すように、公知のド
ライエッチング技術を用い、マスクパターン４０３の形
状に多結晶シリコン膜４０２をドライエッチングして、
多結晶シリコン膜４０２からなるゲート電極４０４を形
成する。Next, as shown in FIG. 4A (b), the polycrystalline silicon film 402 is dry-etched into a mask pattern 403 using a known dry etching technique.
A gate electrode 404 made of the polycrystalline silicon film 402 is formed.
【０００６】さらに図４Ｂ（ｃ）に示すように、シリコ
ン基板４００に対して第１のＰ型不純物４０５をイオン
注入し、第１の浅い拡散層領域４０６をゲート電極４０
４の両側に形成する。Further, as shown in FIG. 4B (c), a first P-type impurity 405 is ion-implanted into the silicon substrate 400, and a first shallow diffusion layer region 406 is formed in the gate electrode 40.
4 on both sides.
【０００７】続いて図４Ｂ（ｄ）に示すように、公知の
ＣＶＤ技術を用いてシリコン基板４００上にシリコン酸
化膜４０７を形成する。Subsequently, as shown in FIG. 4D, a silicon oxide film 407 is formed on the silicon substrate 400 by using a known CVD technique.
【０００８】次に図４Ｃ（ｅ）に示すように、公知のド
ライエッチング技術を用いて前記シリコン酸化膜４０７
をエッチバックし、ゲート電極４０４の側面にサイドウ
ォール・スペーサ膜４０８を形成する。Next, as shown in FIG. 4E, the silicon oxide film 407 is formed by using a known dry etching technique.
Is etched back to form a sidewall spacer film 408 on the side surface of the gate electrode 404.
【０００９】さらに図４Ｃ（ｆ）に示すように、シリコ
ン基板４００に対して第２のＰ型不純物４０９をイオン
注入し、トランジスタのソース・ドレイン（ＳＤ）領域
４１０を形成する。Further, as shown in FIG. 4C, a second P-type impurity 409 is ion-implanted into the silicon substrate 400 to form a source / drain (SD) region 410 of the transistor.
【００１０】続けて図４Ｄ（ｇ）に示すように、公知の
スパッタリング技術を用いてシリコン基板４００上に高
融点金属膜４１１を成膜する。Subsequently, as shown in FIG. 4D, a refractory metal film 411 is formed on the silicon substrate 400 by using a known sputtering technique.
【００１１】次に高融点金属膜４１１とシリコン（基板
４００及びゲート電極４０４）とのシリサイド化反応を
起こすための熱処理を行った後、サイドウォール・スペ
ーサ膜４０８上に存在する未反応の高融点金属膜４１１
を公知のウェットエッチング技術により除去すると、図
４Ｄ（ｈ）に示すように、ゲート電極４０４の上部及び
トランジスタのソース・ドレイン領域４１０にのみ高融
点金属シリサイド層４１２が形成されたサリサイド構造
のＭＯＳトランジスタが形成される。Next, after performing a heat treatment for causing a silicidation reaction between the high melting point metal film 411 and silicon (the substrate 400 and the gate electrode 404), the unreacted high melting point existing on the sidewall spacer film 408 is formed. Metal film 411
Is removed by a known wet etching technique, as shown in FIG. 4H, a salicide structure MOS transistor in which a refractory metal silicide layer 412 is formed only on the gate electrode 404 and on the source / drain region 410 of the transistor. Is formed.
【００１２】[0012]
【発明が解決しようとする課題】しかしながら、素子の
微細化により浅接合化が進むと、高融点金属シリサイド
層（膜）４１２の薄膜化が必要となるため、シリコン基
板最表面の状態がシリサイド化反応に及ぼす影響が顕著
になる。特に、サイドウォール・スペーサ膜４０８の直
下にイオン注入やドライエッチングプロセスによって導
入されたダメージ層が存在すると、図４Ｅ（ｉ）に示す
ように、トランジスタのソース・ドレイン領域４１０に
形成されるべき高融点金属シリサイド層４１２の一部４
１３がサイドウォール・スペーサ膜４０８の直下にまで
形成される場合がある。However, as the shallow junction advances due to the miniaturization of the element, it is necessary to reduce the thickness of the refractory metal silicide layer (film) 412. The effect on the reaction becomes significant. In particular, if there is a damage layer introduced by ion implantation or dry etching process directly under the sidewall spacer film 408, as shown in FIG. 4E (i), a high level to be formed in the source / drain region 410 of the transistor is formed. Part 4 of melting point metal silicide layer 412
13 may be formed right below the sidewall spacer film 408 in some cases.
【００１３】この結果、微細化の進んだ半導体装置で
は、サイドウォール・スペーサ膜４０８の膜厚が薄い、
すなわちサイドウォール・スペーサ膜４０８の端部とゲ
ート電極４０４の端部の距離が近いために、ゲート電極
４０４とソース・ドレイン領域４１０の間が高融点金属
シリサイド層４１２によりショートを起こしやすいとい
う問題がある。As a result, in a semiconductor device with further miniaturization, the thickness of the sidewall / spacer film 408 is small.
That is, since the distance between the end of the sidewall spacer film 408 and the end of the gate electrode 404 is short, there is a problem that a short circuit easily occurs between the gate electrode 404 and the source / drain region 410 due to the refractory metal silicide layer 412. is there.
【００１４】またゲート電極４０４とソース・ドレイン
領域４１０の間が高融点金属シリサイド層４１２により
ショートしない場合でも、高融点金属シリサイド層４１
２の一部４１３がゲート酸化膜４０１に接触して存在す
るため、ゲート酸化膜４０１が劣化するという可能性が
生じる。Even if the refractory metal silicide layer 412 does not cause a short circuit between the gate electrode 404 and the source / drain region 410, the refractory metal silicide layer 41
Since a part 413 of 2 exists in contact with the gate oxide film 401, there is a possibility that the gate oxide film 401 is deteriorated.
【００１５】また特開平１０−０７９５０６号公報に
は、ゲート電極形成後に窒素等の不純物を注入すること
により、導電型不純物の拡散抑制による低抵抗拡散層を
形成する技術が開示されている。Japanese Patent Application Laid-Open No. 10-079506 discloses a technique for forming a low resistance diffusion layer by suppressing diffusion of conductive impurities by injecting impurities such as nitrogen after forming a gate electrode.
【００１６】特開平１０−０７９５０６号公報に記載さ
れた技術では、ゲート電極形成後に窒素等の不純物を注
入して、ゲート酸化膜の両端に酸窒化層を形成している
が、この技術は、シリサイド反応阻止の効果がないもの
である。何故ならば、特開平に記載された「窒素の濃度
が極めて微量であるので、窒素の導入によってシリサイ
ド化処理が阻害されることはない。」という記載から明
らかである。したがって、特開平１０−０７９５０６号
公報に記載された技術は、高融点金属シリサイド層４１
２の一部４１３がサイドウォール・スペーサ膜４０８の
直下に異常成長するのを抑制して、ゲート電極４０４と
ソース・ドレイン領域４１０の間でのショートを回避す
るための技術的手段として採用することは不可能であ
る。In the technique described in Japanese Patent Laid-Open No. 10-079506, an impurity such as nitrogen is implanted after forming a gate electrode to form oxynitride layers at both ends of a gate oxide film. It does not have the effect of inhibiting the silicide reaction. This is apparent from the description in Japanese Patent Application Laid-Open No. HEI 10-26605 that "Since the concentration of nitrogen is extremely small, the introduction of nitrogen does not hinder the silicidation treatment." Therefore, the technique described in Japanese Patent Application Laid-Open No. 10-079506 is disclosed in
2 is employed as a technical means for suppressing the abnormal growth of a portion 413 immediately below the sidewall spacer film 408 to avoid a short circuit between the gate electrode 404 and the source / drain region 410. Is impossible.
【００１７】本発明の目的は、高融点金属サリサイド構
造を用いたソース・ドレインを形成する際に、側壁膜直
下にシリサイド化反応を抑制するための不純物層を形成
することにより、ゲート電極とソース・ドレイン領域の
間でのリークを回避する半導体装置の製造方法を提供す
ることにある。An object of the present invention is to form an impurity layer for suppressing a silicidation reaction immediately below a sidewall film when forming a source / drain using a refractory metal salicide structure, thereby forming a gate electrode and a source electrode. -To provide a method for manufacturing a semiconductor device which avoids leakage between drain regions.
【００１８】[0018]
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、サリサイド
構造を用いたトランジスタのソース・ドレイン領域を形
成する半導体装置の製造方法であって、ゲート電極に形
成する側壁膜の下方に金属シリサイド反応抑制のための
不純物層を形成することにより、トランジスタのゲート
電極とソース・ドレインの間のリークを抑制し、前記側
壁膜の形成後に、前記金属シリサイド反応抑制のための
不純物層を除去するものである。In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a semiconductor device in which a source / drain region of a transistor using a salicide structure is formed. By forming an impurity layer for suppressing a metal silicide reaction below the sidewall film formed on the gate electrode, a leak between the gate electrode and the source / drain of the transistor is suppressed. This is to remove the impurity layer for suppressing the silicide reaction.
【００１９】また本発明に係る半導体装置の製造方法
は、サリサイド構造を用いたトランジスタのソース・ド
レインを形成する半導体装置の製造方法であって、ゲー
ト電極形成後の半導体基板表面に、該半導体基板の導電
型を決定しない不純物をイオン注入することにより、前
記ゲート電極に形成する側壁膜の下方に金属シリサイド
反応抑制層を形成して、トランジスタのゲート電極とソ
ース・ドレインの間のリークを抑制し、前記側壁膜の形
成後に、前記金属シリサイド反応抑制のための不純物層
を除去するものである。Further, a method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a semiconductor device in which a source / drain of a transistor using a salicide structure is formed. A metal silicide reaction suppression layer is formed below the sidewall film formed on the gate electrode by ion-implanting impurities that do not determine the conductivity type of the transistor, thereby suppressing leakage between the gate electrode and the source / drain of the transistor. After the formation of the side wall film, the impurity layer for suppressing the metal silicide reaction is removed.
【００２０】また前記半導体基板の導電型を決定しない
不純物は、酸素，窒素または炭素のいずれかである。The impurity which does not determine the conductivity type of the semiconductor substrate is any of oxygen, nitrogen and carbon.
【００２１】また前記半導体基板の導電型を決定しない
不純物が酸素である場合には、半導体基板最表面の不純
物濃度を１Ｅ２０／ｃｍ3以上に設定し、また前記半導
体基板の導電型を決定しない不純物が窒素である場合に
は、半導体基板最表面の不純物濃度を１Ｅ１８／ｃｍ3
以上に設定し、また前記半導体基板の導電型を決定しな
い不純物が炭素である場合には、半導体基板最表面の不
純物濃度を１Ｅ１９／ｃｍ3以上に設定する。When the impurity that does not determine the conductivity type of the semiconductor substrate is oxygen, the impurity concentration at the outermost surface of the semiconductor substrate is set to 1E20 / cm 3 or more, and the impurity that does not determine the conductivity type of the semiconductor substrate is set. Is nitrogen, the impurity concentration at the outermost surface of the semiconductor substrate is set to 1E18 / cm 3
With the above setting, when the impurity that does not determine the conductivity type of the semiconductor substrate is carbon, the impurity concentration at the outermost surface of the semiconductor substrate is set to 1E19 / cm 3 or more.
【００２２】また本発明に係る半導体装置の製造方法
は、サリサイド構造を用いたトランジスタのソース・ド
レインを形成する半導体装置の製造方法であって、ゲー
ト電極形成後に、ｅｘｔｅｎｓｉｏｎ注入そのものを、
半導体基板最表面に高濃度不純物層が形成される条件で
行ない、前記ゲート電極に形成する側壁膜の下方に金属
シリサイド反応抑制層を形成して、トランジスタのゲー
ト電極とソース・ドレインの間のリークを抑制し、前記
側壁膜の形成後に、前記金属シリサイド反応抑制のため
の不純物層を除去するものである。A method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a semiconductor device in which a source / drain of a transistor using a salicide structure is formed.
The conditions are such that a high-concentration impurity layer is formed on the outermost surface of the semiconductor substrate, and a metal silicide reaction suppression layer is formed below the side wall film formed on the gate electrode so that leakage between the gate electrode and the source / drain of the transistor is prevented. And removing the impurity layer for suppressing the metal silicide reaction after the formation of the sidewall film.
【００２３】また前記ゲート電極に形成する前記側壁膜
を少なくとも２重構造として、前記ゲート電極から離間
して前記金属シリサイド反応抑制層を形成して、トラン
ジスタのゲート電極とソース・ドレインの間のリークを
抑制するものである。Further, the side wall film formed on the gate electrode has at least a double structure, and the metal silicide reaction suppression layer is formed separately from the gate electrode, so that the leakage between the gate electrode and the source / drain of the transistor is reduced. Is to suppress.
【００２４】[0024]
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below with reference to the drawings.
【００２５】本発明に係る半導体装置の製造方法は、サ
リサイド構造を用いたトランジスタのソース・ドレイン
を形成する半導体装置の製造方法であって、サリサイド
構造を用いたトランジスタのソース・ドレイン（ＳＤ）
領域の形成において、ゲート電極に形成する側壁膜（サ
イドウォール・スペーサ膜）の下方に金属シリサイド反
応抑制のための不純物層を形成することによって、ゲー
トとソース・ドレイン（ＳＤ）の間のリークを抑制する
ことを特徴とするものである。A method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a source / drain of a transistor using a salicide structure, wherein the source / drain (SD) of a transistor using a salicide structure is formed.
In the formation of the region, the leakage between the gate and the source / drain (SD) is reduced by forming an impurity layer for suppressing the metal silicide reaction below the side wall film (sidewall spacer film) formed on the gate electrode. It is characterized by suppressing.
【００２６】図１に示す本発明による半導体装置の製造
方法は、サリサイド構造を用いたトランジスタのソース
・ドレイン（ＳＤ）領域の形成において、ゲート電極１
０４の形成後に基板表面にシリコン基板の導電型を決定
しない不純物をイオン注入することによって、金属シリ
サイド反応抑制層（高濃度酸素注入層１０６）を形成す
るものである。In the method of manufacturing a semiconductor device according to the present invention shown in FIG. 1, a gate electrode 1 is formed in forming a source / drain (SD) region of a transistor using a salicide structure.
After the formation of the semiconductor substrate 04, an impurity that does not determine the conductivity type of the silicon substrate is ion-implanted into the substrate surface to form a metal silicide reaction suppression layer (high-concentration oxygen implantation layer 106).
【００２７】また図２に示す本発明に係る半導体装置の
製造方法は、サリサイド構造を用いたトランジスタのソ
ース・ドレイン（ＳＤ）領域の形成において、ゲート電
極２０４の形成後、ｅｘｔｅｎｓｉｏｎ注入そのもの
を、基板最表面に高濃度不純物層が形成されるような条
件で行ない、金属シリサイド反応抑制層（高濃度窒素注
入層２０６）を形成するものである。In the method of manufacturing a semiconductor device according to the present invention shown in FIG. 2, in the formation of the source / drain (SD) region of the transistor using the salicide structure, after forming the gate electrode 204, the extension implantation itself is performed by the substrate. This is performed under conditions such that a high-concentration impurity layer is formed on the outermost surface to form a metal silicide reaction suppression layer (high-concentration nitrogen injection layer 206).
【００２８】いずれの場合においても、サイドウォール
・スペーサ膜（側壁膜）の形成後、サイドウォール・ス
ペーサ膜より外側のソース・ドレイン領域に存在する前
記不純物注入層（金属シリサイド反応抑制層１０６，２
０６）をドライエッチングにより除去するため、後に行
うソース・ドレイン領域のシリサイド反応は阻害されな
い。したがって、サイドウォール・スペーサ膜直下にお
ける金属シリサイド反応のみを選択的に抑制できるた
め、サイドウォール・スペーサ膜直下に形成される金属
シリサイドによるゲートとソース・ドレインの間のリー
ク特性劣化が抑えられ、デバイスの歩留りを向上するこ
とができるという効果が得られる。In any case, after the formation of the sidewall spacer film (sidewall film), the impurity implantation layer (metal silicide reaction suppressing layers 106, 2) existing in the source / drain regions outside the sidewall spacer film is formed.
06) by dry etching, the subsequent silicide reaction of the source / drain regions is not hindered. Therefore, since only the metal silicide reaction directly below the sidewall spacer film can be selectively suppressed, deterioration of the leak characteristics between the gate and the source / drain due to the metal silicide formed immediately below the sidewall spacer film is suppressed, and the device The effect that the yield can be improved is obtained.
【００２９】次に具体例を用いて詳細に説明する。Next, a specific example will be described in detail.
【００３０】（実施形態１）図１は、本発明の実施形態
１に係る半導体装置の製造方法を製造工程順に示す断面
図である。図１に示す本発明の実施形態１に係る半導体
装置の製造方法は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）構造を有するＰＭＯＳトランジスタの
形成に適用したものである。(Embodiment 1) FIG. 1 is a sectional view showing a method of manufacturing a semiconductor device according to Embodiment 1 of the present invention in the order of manufacturing steps. The method for manufacturing a semiconductor device according to the first embodiment of the present invention shown in FIG. 1 uses an LDD (Lightly Dope).
(d Drain) structure.
【００３１】まず図１Ａ（ａ）に示すように、所望のウ
ェル領域及び素子分離領域（図示せず）を形成した半導
体基板としてのシリコン基板１００上にゲート酸化膜１
０１及び多結晶シリコン膜１０２を形成した後、公知の
リソグラフィー技術を用いてゲート電極を形成するため
のマスクパターン１０３を形成する。First, as shown in FIG. 1A, a gate oxide film 1 is formed on a silicon substrate 100 as a semiconductor substrate on which a desired well region and an element isolation region (not shown) are formed.
After forming the polysilicon film 102 and the polycrystalline silicon film 102, a mask pattern 103 for forming a gate electrode is formed by using a known lithography technique.
【００３２】続けて図１Ａ（ｂ）に示すように、公知の
ドライエッチング技術を用い、マスクパターン１０３の
形状に多結晶シリコン膜１０２をドライエッチングし
て、多結晶シリコン膜１０２からなるゲート電極１０４
を形成する。Subsequently, as shown in FIG. 1B, the polycrystalline silicon film 102 is dry-etched into a mask pattern 103 by a known dry etching technique to form a gate electrode 104 made of the polycrystalline silicon film 102.
To form
【００３３】次に図１Ｂ（ｃ）に示すように、シリコン
基板１００に対してシリコン基板１００の導電型に寄与
しない不純物イオンとして酸素１０５を公知のイオン注
入技術を用いて導入し、シリコン基板１００の表面に高
濃度酸素注入層１０６をゲート電極１０４の両側に形成
する。Next, as shown in FIG. 1C, oxygen 105 is introduced into the silicon substrate 100 as impurity ions which do not contribute to the conductivity type of the silicon substrate 100 by using a known ion implantation technique. Is formed on both sides of the gate electrode 104.
【００３４】ここで、酸素１０５のイオン注入条件とし
ては、例えば、加速電圧２ＫｅＶ，注入ドーズ量５Ｅ１
４（ａｔｏｍｓ／ｃｍ2）で行なうと、シリコン基板１
００の最表面（〜２０ｎｍ）に酸素濃度が１Ｅ２０（ａ
ｔｏｍｓ／ｃｍ3）以上の高濃度酸素注入層１０６が形
成される。Here, conditions for ion implantation of oxygen 105 include, for example, an acceleration voltage of 2 KeV and an implantation dose of 5E1.
4 (atoms / cm 2 ), the silicon substrate 1
The oxygen concentration is 1E20 (a)
toms / cm 3) or more hyperoxia injection layer 106 is formed.
【００３５】さらに図１Ｂ（ｄ）に示すように、シリコ
ン基板１００に対してｅｘｔｅｎｓｉｏｎ注入としての
ボロン１０７を公知のイオン注入技術を用いて導入し、
第１のボロン注入層１０８を高濃度酸素注入層１０６の
下方に形成する。Further, as shown in FIG. 1D, boron 107 as an extension implantation is introduced into the silicon substrate 100 by using a known ion implantation technique.
A first boron implantation layer is formed below the high-concentration oxygen implantation layer.
【００３６】次に図１Ｂ（ｅ）に示すように、シリコン
基板１００上に公知のＣＶＤ技術を用いてシリコン酸化
膜１０９を成膜する。Next, as shown in FIG. 1E, a silicon oxide film 109 is formed on the silicon substrate 100 by using a known CVD technique.
【００３７】続けて図１Ｃ（ｆ）に示すように、公知の
ドライエッチング技術を用いて、前記シリコン酸化膜１
０９をエッチバックし、サイドウォール・スペーサ膜１
１０をゲート電極１０４の側面に形成する。Subsequently, as shown in FIG. 1C (f), the silicon oxide film 1 is formed by a known dry etching technique.
09 is etched back, and the sidewall spacer film 1 is etched.
10 is formed on the side surface of the gate electrode 104.
【００３８】さらに図１Ｄ（ｇ）に示すように、シリコ
ン基板１００に対してソース・ドレイン（ＳＤ）形成の
ためのボロン１１１をイオン注入し、第２のボロン注入
層１１２を第１のボロン注入層１０８の下方に形成す
る。Further, as shown in FIG. 1G, boron 111 for forming a source / drain (SD) is ion-implanted into the silicon substrate 100, and the second boron-implanted layer 112 is implanted into the first boron-implanted layer. It is formed below the layer 108.
【００３９】続けて注入したボロンの活性化のための熱
処理を行なった後、図１Ｄ（ｈ）に示すように、公知の
ドライエッチング技術を用いてシリコン基板１００の表
面及びゲート電極１０４の表面に存在する高濃度不純物
層（酸素注入領域）１０６を除去する。After performing a heat treatment for activating the implanted boron, the surface of the silicon substrate 100 and the surface of the gate electrode 104 are formed on the surface of the silicon substrate 100 and the surface of the gate electrode 104 by using a known dry etching technique as shown in FIG. The existing high concentration impurity layer (oxygen implantation region) 106 is removed.
【００４０】このときのドライエッチング処理として
は、シリコン基板１００の表面及びゲート電極１０４の
表面にダメージを与えないように化学反応型ドライエッ
チング処理を行うことが望ましい。また本ドライエッチ
ング処理によりシリコン基板１００及びゲート電極１０
４の表面にエッチングガスからなる堆積物が付着する場
合があるが、そのときは、本ドライエッチング処理に続
けて適宜プラズマ処理やウェット処理を行えばよい。As the dry etching process at this time, it is desirable to perform a chemical reaction type dry etching process so as not to damage the surface of the silicon substrate 100 and the surface of the gate electrode 104. In addition, the silicon substrate 100 and the gate electrode 10 are formed by the dry etching process.
In some cases, a deposit made of an etching gas adheres to the surface of the substrate 4. In this case, a plasma treatment or a wet treatment may be performed as appropriate after the dry etching treatment.
【００４１】続いて図１Ｅ（ｉ）に示すように、シリコ
ン基板１００上に公知のスパッタリング技術を用いてコ
バルト膜１１３を成膜する。Subsequently, as shown in FIG. 1E (i), a cobalt film 113 is formed on the silicon substrate 100 by using a known sputtering technique.
【００４２】さらにコバルト膜１１３とシリコン（基板
１００及びゲート電極１０４）とのシリサイド化反応を
起こすための５００〜８００℃の熱処理を行った後、サ
イドウォール・スペーサ膜１１０上に存在する未反応の
コバルト膜１１３を公知のウェットエッチングにより除
去すると、図１Ｅ（ｊ）に示すように、ゲート電極１０
４の上部及びソース・ドレイン（ＳＤ）領域にのみコバ
ルトシリサイド層１１４が形成されたサリサイド構造の
ＭＯＳトランジスタが形成される。Further, after performing a heat treatment at 500 to 800 ° C. to cause a silicidation reaction between the cobalt film 113 and silicon (the substrate 100 and the gate electrode 104), unreacted portions existing on the sidewall spacer film 110 are formed. When the cobalt film 113 is removed by known wet etching, as shown in FIG.
A MOS transistor having a salicide structure in which the cobalt silicide layer 114 is formed only in the upper part of the gate electrode 4 and in the source / drain (SD) region is formed.
【００４３】上述した構成においては、サイドウォール
・スペーサ膜１１０の形成前にシリコン基板１００の表
面に導入した高濃度不純物層１０６によって、サイドウ
ォール・スペーサ膜１１０直下へのシリサイド化反応が
抑制される。In the above-described structure, the high concentration impurity layer 106 introduced on the surface of the silicon substrate 100 before the formation of the sidewall spacer film 110 suppresses a silicidation reaction immediately below the sidewall spacer film 110. .
【００４４】一方、サイドウォール・スペーサ膜１１０
より外側のソース・ドレイン（ＳＤ）領域に形成された
高濃度不純物層１０６は、高融点金属としてのコバルト
膜１１３を成膜する前段階で除去されるため、ソース・
ドレイン（ＳＤ）領域におけるシリサイド化反応は阻害
されることがない。On the other hand, the sidewall spacer film 110
The high-concentration impurity layer 106 formed in the outer source / drain (SD) region is removed before forming the cobalt film 113 as a high melting point metal.
The silicidation reaction in the drain (SD) region is not hindered.
【００４５】以上のように本発明の実施形態１によれ
ば、サイドウォール・スペーサ膜１１０の直下における
金属シリサイド反応のみを選択的に抑制できるため、サ
イドウォール・スペーサ膜１１０の直下に形成される金
属シリサイドがゲート電極１０４とソース・ドレイン領
域の間のリーク特性を劣化させるという問題を回避する
ことができ、デバイスの歩留りを向上させることができ
る。As described above, according to the first embodiment of the present invention, since only the metal silicide reaction directly below the sidewall spacer film 110 can be selectively suppressed, it is formed immediately below the sidewall spacer film 110. The problem that the metal silicide deteriorates the leak characteristics between the gate electrode 104 and the source / drain region can be avoided, and the yield of the device can be improved.
【００４６】なお、前記本発明の実施形態１において
は、シリサイド化反応阻止層形成のためのイオン注入種
として窒素イオンを用いているが、その他のイオン種と
して酸素，炭素などを用いることも可能である。In the first embodiment of the present invention, nitrogen ions are used as the ion implantation species for forming the silicidation reaction blocking layer, but oxygen, carbon, etc. may be used as other ion species. It is.
【００４７】またシリサイド反応抑制層形成のための不
純物としてシリコン基板の導電型に寄与しない不純物が
酸素である場合には、半導体基板最表面の不純物濃度を
１Ｅ２０／ｃｍ3以上に設定し、またシリサイド反応抑
制層形成のための不純物としてシリコン基板の導電型に
寄与しない不純物が窒素である場合には、半導体基板最
表面の不純物濃度を１Ｅ１８／ｃｍ3以上に設定し、ま
たシリサイド反応抑制層形成のための不純物としてシリ
コン基板の導電型に寄与しない不純物が炭素である場合
には、半導体基板最表面の不純物濃度を１Ｅ１９／ｃｍ
3以上に設定することが望ましい。When the impurity which does not contribute to the conductivity type of the silicon substrate as the impurity for forming the silicide reaction suppressing layer is oxygen, the impurity concentration at the outermost surface of the semiconductor substrate is set to 1E20 / cm 3 or more. When the impurity that does not contribute to the conductivity type of the silicon substrate as the impurity for forming the reaction suppression layer is nitrogen, the impurity concentration on the outermost surface of the semiconductor substrate is set to 1E18 / cm 3 or more, and the impurity concentration for forming the silicide reaction suppression layer is set. If the impurity that does not contribute to the conductivity type of the silicon substrate is carbon, the impurity concentration at the outermost surface of the semiconductor substrate is set to 1E19 / cm.
It is desirable to set it to 3 or more.
【００４８】またサリサイド構造を形成するための高融
点金属膜としてはコバルトの他にチタンやモリブデン等
を使用することも可能である。As the refractory metal film for forming the salicide structure, it is possible to use titanium, molybdenum or the like in addition to cobalt.
【００４９】（実施形態２）図２は、本発明の実施形態
２に係る半導体装置の製造方法を製造工程順に示す断面
図である。図２に示す本発明の実施形態２に係る半導体
装置の製造方法は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）構造を有するＰＭＯＳトランジスタの
形成に適用したものである。Embodiment 2 FIG. 2 is a sectional view showing a method of manufacturing a semiconductor device according to Embodiment 2 of the present invention in the order of manufacturing steps. The method of manufacturing a semiconductor device according to the second embodiment of the present invention shown in FIG.
(d Drain) structure.
【００５０】図１に示す本発明の実施形態１では、シリ
サイド反応抑制層形成のための不純物としてシリコン基
板の導電型に寄与しない不純物（酸素等）を用いたが、
図２に示す本発明の実施形態２では、ｅｘｔｅｎｓｉｏ
ｎ注入に用いる不純物を用いることが可能となる。In the first embodiment of the present invention shown in FIG. 1, impurities (such as oxygen) which do not contribute to the conductivity type of the silicon substrate are used as impurities for forming the silicide reaction suppression layer.
In the second embodiment of the present invention shown in FIG.
Impurities used for n implantation can be used.
【００５１】まず図２Ａ（ａ）に示すように、半導体基
板としてのシリコン基板２００上にゲート酸化膜２０１
及び多結晶シリコン膜２０２を形成した後、公知のリソ
グラフィー技術を用いてゲート電極を形成するためのマ
スクパターン２０３を形成する。First, as shown in FIG. 2A, a gate oxide film 201 is formed on a silicon substrate 200 as a semiconductor substrate.
After the polycrystalline silicon film 202 is formed, a mask pattern 203 for forming a gate electrode is formed by using a known lithography technique.
【００５２】続けて図２Ａ（ｂ）に示すように、公知の
ドライエッチング技術を用い、マスクパターン２０３の
形状に多結晶シリコン膜２０２をドライエッチングし
て、多結晶シリコン膜（２０２）からなるゲート電極２
０４を形成する。Subsequently, as shown in FIG. 2B, the polycrystalline silicon film 202 is dry-etched in the shape of the mask pattern 203 by using a known dry etching technique to form a gate made of the polycrystalline silicon film (202). Electrode 2
04 is formed.
【００５３】次に図２Ｂ（ｃ）に示すように、シリコン
基板２００に対してｅｘｔｅｎｓｉｏｎ注入としてのボ
ロン２０５を公知のイオン注入技術を用いて導入し、第
１のボロン注入層２０６をゲート電極２０４の両側に形
成する。Next, as shown in FIG. 2C, boron 205 as an extension implantation is introduced into the silicon substrate 200 by using a known ion implantation technique, and the first boron implantation layer 206 is formed into the gate electrode 204. Formed on both sides.
【００５４】この場合、シリコン基板表面におけるボロ
ンの濃度が約１Ｅ２１（ａｔｏｍｓ／ｃｍ3）以上にな
るように設定すると、シリサイド反応が抑制されること
がわかった。例えば、その注入条件としては、加速電圧
０．５ＫｅＶ，注入ドーズ量５Ｅ１４（ａｔｏｍｓ／ｃ
ｍ2）で行なう。In this case, it was found that the silicide reaction was suppressed when the concentration of boron on the surface of the silicon substrate was set to about 1E21 (atoms / cm 3 ) or more. For example, the implantation conditions include an acceleration voltage of 0.5 KeV, an implantation dose of 5E14 (atoms / c
m 2 ).
【００５５】さらに図２Ｂ（ｄ）に示すように、シリコ
ン基板２００上に公知のＣＶＤ技術を用いてシリコン酸
化膜２０７を成膜する。Further, as shown in FIG. 2D, a silicon oxide film 207 is formed on the silicon substrate 200 by using a known CVD technique.
【００５６】続けて図２Ｃ（ｅ）に示すように、公知の
ドライエッチング技術を用いて、前記シリコン酸化膜２
０７をエッチバックし、サイドウォール・スペーサ膜２
０８をゲート電極２０４の側面に形成する。Subsequently, as shown in FIG. 2E, the silicon oxide film 2 is formed by using a known dry etching technique.
07 is etched back, and the sidewall spacer film 2 is etched.
08 is formed on the side surface of the gate electrode 204.
【００５７】さらに図２Ｃ（ｆ）に示すように、シリコ
ン基板２００に対してソース・ドレイン領域の形成のた
めのボロン２０９をイオン注入し、第２のボロン注入層
２１０を第１のボロン注入層（高濃度不純物層）２０６
の下方に形成する。Further, as shown in FIG. 2F, boron 209 for forming source / drain regions is ion-implanted into the silicon substrate 200, and the second boron-implanted layer 210 is replaced with the first boron-implanted layer. (High concentration impurity layer) 206
Formed below.
【００５８】続けて注入したボロンの活性化のための熱
処理を行った後、図２Ｄ（ｇ）に示すように、公知のド
ライエッチング技術を用いて、シリコン基板２００の表
面及びゲート電極２０４の表面に存在する高濃度ボロン
注入層２０６を除去する。After a heat treatment for activating the implanted boron is performed, the surface of the silicon substrate 200 and the surface of the gate electrode 204 are formed by a known dry etching technique as shown in FIG. The high-concentration boron implantation layer 206 existing in the region is removed.
【００５９】このときのドライエッチング処理として
は、シリコン基板２００の表面及びゲート電極２０４の
表面にダメージを与えないように化学反応型ドライエッ
チング処理を行うことが望ましい。また、本ドライエッ
チング処理によりシリコン基板２００及びゲート電極２
０４の表面にエッチングガスからなる堆積物が付着する
場合があるが、そのときは本ドライエッチング処理に続
けて適宜プラズマ処理やウェット処理を行えばよい。At this time, it is desirable to perform a chemical reaction type dry etching process so as not to damage the surface of the silicon substrate 200 and the surface of the gate electrode 204. Further, the silicon substrate 200 and the gate electrode 2 are formed by the dry etching process.
In some cases, deposits made of an etching gas adhere to the surface of the substrate 04. In such a case, a plasma process or a wet process may be performed as appropriate following the dry etching process.
【００６０】続いて図２Ｄ（ｈ）に示すように、シリコ
ン基板２００上に公知のスパッタリング技術を用いてコ
バルト膜２１１を成膜する。Subsequently, as shown in FIG. 2H, a cobalt film 211 is formed on the silicon substrate 200 by using a known sputtering technique.
【００６１】さらにコバルト膜２１１とシリコン（基板
２００及びゲート電極２０４）とのシリサイド化反応を
起こすための５００〜８００℃の熱処理を行った後、サ
イドウォール・スペーサ膜２０８上に存在する未反応の
コバルト膜２１２を公知のウェットエッチングにより除
去する。Further, after performing a heat treatment at 500 to 800 ° C. for causing a silicidation reaction between the cobalt film 211 and silicon (the substrate 200 and the gate electrode 204), unreacted portions existing on the sidewall spacer film 208 are formed. The cobalt film 212 is removed by a known wet etching.
【００６２】これらの工程を経ることにより、図２Ｅ
（ｉ）に示すようなサリサイド構造のＭＯＳトランジス
タが形成される。By going through these steps, FIG.
A MOS transistor having a salicide structure as shown in (i) is formed.
【００６３】本発明の実施形態によれば、前記実施形態
１と同様に、サイドウォール・スペーサ膜の形成前にシ
リコン基板表面に導入した高濃度不純物層によって、サ
イドウォール・スペーサ膜直下へのシリサイド化反応を
抑制することができる。According to the embodiment of the present invention, similarly to the first embodiment, the high-concentration impurity layer introduced on the surface of the silicon substrate before the formation of the sidewall spacer film allows the silicide to be formed immediately below the sidewall spacer film. Conversion reaction can be suppressed.
【００６４】一方、サイドウォール・スペーサ膜２０８
より外側のソース・ドレイン領域に形成された高濃度不
純物層２１２は、高融点金属層の成膜前に除去されるた
め、ソース・ドレイン領域におけるシリサイド化反応は
阻害されることはない。On the other hand, the sidewall spacer film 208
Since the high-concentration impurity layers 212 formed in the outer source / drain regions are removed before the formation of the refractory metal layer, the silicidation reaction in the source / drain regions is not hindered.
【００６５】以上のように本発明の実施形態によれば、
サイドウォール・スペーサ膜２０８の直下における金属
シリサイド反応のみを選択的に抑制できるため、サイド
ウォール・スペーサ膜２０８の直下に形成される金属シ
リサイドがゲート電極２０４とソース・ドレイン領域の
間のリーク特性を劣化させるという問題を回避すること
ができ、デバイスの歩留りを向上させることができる。As described above, according to the embodiment of the present invention,
Since only the metal silicide reaction directly below the sidewall spacer film 208 can be selectively suppressed, the metal silicide formed immediately below the sidewall spacer film 208 reduces the leakage characteristics between the gate electrode 204 and the source / drain region. The problem of deterioration can be avoided, and the yield of devices can be improved.
【００６６】（実施形態３）図３は、本発明の実施形態
３に係る半導体装置の製造方法を製造工程順に示す断面
図である。図３に示す本発明の実施形態３に係る半導体
装置の製造方法は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ）構造を有するＰＭＯＳトランジスタの
形成に適用したものである。(Embodiment 3) FIG. 3 is a sectional view showing a method of manufacturing a semiconductor device according to Embodiment 3 of the present invention in the order of manufacturing steps. The method for manufacturing a semiconductor device according to the third embodiment of the present invention shown in FIG.
(d Drain) structure.
【００６７】上述した２つの実施形態においては、シリ
サイド反応抑制のための高濃度不純物層がゲート電極近
傍に形成されているが、これら高濃度不純物がゲート電
極近傍に存在することによりＭＯＳトランジスタの電気
特性に影響を及ぼす場合もある。そこで、本発明の実施
形態３では、サイドウォール・スペーサ膜を少なくとも
２重構造として、前記ゲート電極から離間して前記金属
シリサイド反応抑制層を形成して、トランジスタのゲー
ト電極とソース・ドレインの間のリークを抑制すること
により、上記問題を解決するものである。In the above two embodiments, the high-concentration impurity layers for suppressing the silicide reaction are formed near the gate electrode. However, since these high-concentration impurities exist near the gate electrode, the electric conductivity of the MOS transistor is reduced. It may affect the characteristics. Therefore, in the third embodiment of the present invention, the side wall / spacer film has at least a double structure, and the metal silicide reaction suppression layer is formed separately from the gate electrode, so that the gap between the gate electrode and the source / drain of the transistor is formed. The above-mentioned problem is solved by suppressing the leak of the above.
【００６８】まず図３Ａ（ａ）に示すように、半導体基
板としてのシリコン基板３００上にゲート酸化膜３０１
及び多結晶シリコン膜３０２を形成した後、公知のリソ
グラフィー技術を用いてゲート電極を形成するためのマ
スクパターン３０３を形成する。First, as shown in FIG. 3A, a gate oxide film 301 is formed on a silicon substrate 300 as a semiconductor substrate.
After forming the polycrystalline silicon film 302, a mask pattern 303 for forming a gate electrode is formed by using a known lithography technique.
【００６９】続けて図３Ａ（ｂ）に示すように、公知の
ドライエッチング技術を用い、マスクパターン３０３の
形状に多結晶シリコン膜３０２をドライエッチングし
て、多結晶シリコン膜（３０２）からなるゲート電極３
０４を形成する。Subsequently, as shown in FIG. 3B, the polycrystalline silicon film 302 is dry-etched in the shape of the mask pattern 303 using a known dry etching technique to form a gate made of the polycrystalline silicon film (302). Electrode 3
04 is formed.
【００７０】次に図３Ｂ（ｃ）に示すように、シリコン
基板３００に対してｅｘｔｅｎｓｉｏｎ注入としてのボ
ロン３０５を公知のイオン注入技術を用いて導入し、第
１のボロン注入層３０６をゲート電極３０４の両側に形
成する。Next, as shown in FIG. 3C, boron 305 as extension implantation is introduced into the silicon substrate 300 by using a known ion implantation technique, and the first boron implanted layer 306 is formed into the gate electrode 304. Formed on both sides.
【００７１】さらに図３Ｂ（ｄ）に示すように、シリコ
ン基板３００上に公知のＣＶＤ技術を用いて第１のシリ
コン酸化膜３０７を成膜する。Further, as shown in FIG. 3D, a first silicon oxide film 307 is formed on the silicon substrate 300 by using a known CVD technique.
【００７２】続けて図３Ｃ（ｅ）に示すように、公知の
ドライエッチング技術を用いて、前記第１のシリコン酸
化膜３０７をエッチバックし、第１のサイドウォール・
スペーサ膜３０８を形成する。Subsequently, as shown in FIG. 3C, the first silicon oxide film 307 is etched back by using a known dry etching technique, and the first side wall film 307 is etched.
A spacer film 308 is formed.
【００７３】さらに図３Ｃ（ｆ）に示すように、シリコ
ン基板３００に対してシリコン基板３００の導電型に寄
与しない不純物イオンとして窒素３０９を公知のイオン
注入技術を用いて導入し、シリコン基板表面に高濃度不
純物層（窒素注入層）３１０を形成する。Further, as shown in FIG. 3F, nitrogen 309 is introduced into the silicon substrate 300 as an impurity ion which does not contribute to the conductivity type of the silicon substrate 300 by using a known ion implantation technique, and is introduced to the surface of the silicon substrate. A high concentration impurity layer (nitrogen injection layer) 310 is formed.
【００７４】次に図３Ｄ（ｇ）に示すように、シリコン
基板３００上に公知のＣＶＤ技術を用いて第２のシリコ
ン酸化膜３１１を成膜する。Next, as shown in FIG. 3G, a second silicon oxide film 311 is formed on the silicon substrate 300 by using a known CVD technique.
【００７５】続けて図３Ｄ（ｈ）に示すように、公知の
ドライエッチング技術を用いて、前記第２のシリコン酸
化膜３１１をエッチバックし、第２のサイドウォール・
スペーサ膜３１２を第１のサイドウォール・スペーサ膜
３０８の外側に形成する。Subsequently, as shown in FIG. 3H, the second silicon oxide film 311 is etched back using a known dry etching technique to form a second side wall.
A spacer film 312 is formed outside the first sidewall spacer film 308.
【００７６】さらに図３Ｅ（ｉ）に示すように、シリコ
ン基板３００に対してソース・ドレイン領域の形成のた
めのボロン３１３をイオン注入し、第２のボロン注入層
３１４を形成する。Further, as shown in FIG. 3E (i), boron 313 for forming source / drain regions is ion-implanted into the silicon substrate 300 to form a second boron implanted layer 314.
【００７７】続けて注入したボロンの活性化のための熱
処理を行なった後、図３Ｅ（ｊ）に示すように、公知の
ドライエッチング技術を用いてシリコン基板３００の表
面及びゲート電極３０４の表面に存在する高濃度不純物
層（窒素注入領域）３１０を除去する。After the heat treatment for activating the implanted boron is performed, the surface of the silicon substrate 300 and the surface of the gate electrode 304 are formed by a known dry etching technique as shown in FIG. The existing high concentration impurity layer (nitrogen implantation region) 310 is removed.
【００７８】次に図３Ｆ（ｋ）に示すように、シリコン
基板３００上に公知のスパッタリング技術を用いてコバ
ルト膜３１５を成膜する。Next, as shown in FIG. 3F (k), a cobalt film 315 is formed on the silicon substrate 300 by using a known sputtering technique.
【００７９】さらにコバルト膜３１５とシリコン（基板
３００及びゲート電極３０４）とのシリサイド化反応を
起こすための５００〜８００℃の熱処理を行った後、第
２のサイドウォール・スペーサ膜３１２上に存在する未
反応のコバルト膜３１５を公知のウェットエッチングに
より除去すると、図３Ｆ（l）に示すように、ゲート電
極３０４の上部及びソース・ドレイン領域にのみコバル
トシリサイド層３１６が形成されたサリサイド構造のＭ
ＯＳトランジスタが形成される。Further, after performing a heat treatment at 500 to 800 ° C. for causing a silicidation reaction between the cobalt film 315 and silicon (the substrate 300 and the gate electrode 304), it is present on the second sidewall spacer film 312. When the unreacted cobalt film 315 is removed by known wet etching, as shown in FIG. 3F (l), a salicide structure M in which a cobalt silicide layer 316 is formed only on the gate electrode 304 and on the source / drain regions.
An OS transistor is formed.
【００８０】本発明の実施形態例によれば、第１のサイ
ドウォール・スペーサ膜３０８を形成後、シリサイド反
応抑制のための高濃度不純物層を形成するため、高濃度
不純層自身がゲート酸化膜に直接接触しないため、高濃
度不純物によるゲート酸化膜の劣化を防止することがで
きる。According to the embodiment of the present invention, after forming the first sidewall / spacer film 308, a high-concentration impurity layer for suppressing a silicide reaction is formed. Since the gate oxide film is not directly contacted, it is possible to prevent the gate oxide film from being deteriorated due to the high concentration impurity.
【００８１】一方、第２のサイドウォール・スペーサ膜
３１２の形成前にシリコン基板表面に導入した高濃度不
純物によって、サイドウォール・スペーサ膜３０８，３
１２の直下へのシリサイド化反応を抑制することができ
る。On the other hand, the sidewall spacer films 308 and 3 are formed by the high-concentration impurities introduced on the surface of the silicon substrate before the formation of the second sidewall spacer films 312.
The silicidation reaction immediately below 12 can be suppressed.
【００８２】一方、サイドウォール・スペーサ膜より外
側のソース・ドレイン領域に形成された高濃度不純物層
は、高融点金属成膜前に除去されるため、ソース・ドレ
イン領域におけるシリサイド化反応は阻害されることは
ない。On the other hand, the high-concentration impurity layers formed in the source / drain regions outside the side wall / spacer film are removed before forming the high melting point metal, so that the silicidation reaction in the source / drain regions is inhibited. Never.
【００８３】以上のように本発明の実施形態によれば、
サイドウォール・スペーサ膜の直下における金属シリサ
イド反応のみを選択的に抑制できるため、サイドウォー
ル・スペーサ膜の直下に形成される金属シリサイドがゲ
ート電極とソース・ドレイン領域の間のリーク特性を劣
化させるという問題を回避することができ、デバイスの
歩留りを向上させることができる。As described above, according to the embodiment of the present invention,
Since only the metal silicide reaction directly below the sidewall spacer film can be selectively suppressed, the metal silicide formed immediately below the sidewall spacer film deteriorates the leak characteristics between the gate electrode and the source / drain region. Problems can be avoided and device yield can be improved.
【００８４】[0084]
【発明の効果】以上説明したように本発明によれば、サ
イドウォール・スペーサ膜（側壁膜）の形成後、サイド
ウォール・スペーサ膜より外側のソース・ドレイン領域
に存在する金属シリサイド反応抑制層をドライエッチン
グにより除去するため、後に行うソース・ドレイン領域
のシリサイド反応は阻害されない。したがって、サイド
ウォール・スペーサ膜直下における金属シリサイド反応
のみを選択的に抑制できるため、サイドウォール・スペ
ーサ膜直下に形成される金属シリサイドによるゲートと
ソース・ドレインの間のリーク特性劣化が抑えられ、デ
バイスの歩留りを向上することができる。As described above, according to the present invention, after the formation of the sidewall spacer film (sidewall film), the metal silicide reaction suppression layer existing in the source / drain regions outside the sidewall spacer film is removed. Since it is removed by dry etching, a silicide reaction of the source / drain region performed later is not hindered. Therefore, since only the metal silicide reaction directly below the sidewall spacer film can be selectively suppressed, deterioration of the leak characteristics between the gate and the source / drain due to the metal silicide formed immediately below the sidewall spacer film is suppressed, and the device Yield can be improved.
【００８５】さらにサイドウォール・スペーサ膜を少な
くとも２重構造として、ゲート電極から離間して金属シ
リサイド反応抑制層を形成して、トランジスタのゲート
電極とソース・ドレインの間のリークを抑制することに
より、トランジスタの電気特性に影響を及ぼすことを回
避することができる。Further, the side wall / spacer film has at least a double structure, and a metal silicide reaction suppression layer is formed apart from the gate electrode to suppress leakage between the gate electrode and the source / drain of the transistor. It is possible to avoid affecting the electrical characteristics of the transistor.
【図１Ａ】本発明の実施形態１に係る半導体装置の製造
方法を製造工程順に示す断面図である。FIG. 1A is a sectional view illustrating a method of manufacturing a semiconductor device according to Embodiment 1 of the present invention in the order of manufacturing steps.
【図１Ｂ】本発明の実施形態１に係る半導体装置の製造
方法を製造工程順に示す断面図である。FIG. 1B is a cross-sectional view showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention in the order of the manufacturing steps;
【図１Ｃ】本発明の実施形態１に係る半導体装置の製造
方法を製造工程順に示す断面図である。FIG. 1C is a sectional view illustrating the manufacturing method of the semiconductor device according to the first embodiment of the present invention in the order of the manufacturing steps;
【図１Ｄ】本発明の実施形態１に係る半導体装置の製造
方法を製造工程順に示す断面図である。FIG. 1D is a cross-sectional view showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention in the order of manufacturing steps;
【図１Ｅ】本発明の実施形態１に係る半導体装置の製造
方法を製造工程順に示す断面図である。FIG. 1E is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of the manufacturing steps.
【図２Ａ】本発明の実施形態２に係る半導体装置の製造
方法を製造工程順に示す断面図である。FIG. 2A is a cross-sectional view showing a method for manufacturing a semiconductor device according to Embodiment 2 of the present invention in the order of manufacturing steps;
【図２Ｂ】本発明の実施形態２に係る半導体装置の製造
方法を製造工程順に示す断面図である。FIG. 2B is a sectional view illustrating the method of manufacturing the semiconductor device according to the second embodiment of the present invention in the order of the manufacturing steps;
【図２Ｃ】本発明の実施形態２に係る半導体装置の製造
方法を製造工程順に示す断面図である。FIG. 2C is a sectional view illustrating the manufacturing method of the semiconductor device according to the second embodiment of the present invention in the order of manufacturing steps;
【図２Ｄ】本発明の実施形態２に係る半導体装置の製造
方法を製造工程順に示す断面図である。FIG. 2D is a sectional view illustrating the manufacturing method of the semiconductor device according to the second embodiment of the present invention in the order of manufacturing steps;
【図２Ｅ】本発明の実施形態２に係る半導体装置の製造
方法を製造工程順に示す断面図である。FIG. 2E is a sectional view illustrating the method of manufacturing the semiconductor device according to Embodiment 2 of the present invention in the order of the manufacturing steps.
【図３Ａ】本発明の実施形態３に係る半導体装置の製造
方法を製造工程順に示す断面図である。FIG. 3A is a cross-sectional view showing a method for manufacturing a semiconductor device according to Embodiment 3 of the present invention in the order of manufacturing steps;
【図３Ｂ】本発明の実施形態３に係る半導体装置の製造
方法を製造工程順に示す断面図である。FIG. 3B is a cross-sectional view showing the method of manufacturing the semiconductor device according to Embodiment 3 of the present invention in the order of manufacturing steps;
【図３Ｃ】本発明の実施形態３に係る半導体装置の製造
方法を製造工程順に示す断面図である。FIG. 3C is a sectional view illustrating the manufacturing method of the semiconductor device according to the third embodiment of the present invention in the order of manufacturing steps;
【図３Ｄ】本発明の実施形態３に係る半導体装置の製造
方法を製造工程順に示す断面図である。FIG. 3D is a sectional view illustrating the manufacturing method of the semiconductor device according to the third embodiment of the present invention in the order of manufacturing steps;
【図３Ｅ】本発明の実施形態３に係る半導体装置の製造
方法を製造工程順に示す断面図である。FIG. 3E is a cross-sectional view showing the method of manufacturing the semiconductor device according to Embodiment 3 of the present invention in the order of the manufacturing steps.
【図３Ｆ】本発明の実施形態３に係る半導体装置の製造
方法を製造工程順に示す断面図である。FIG. 3F is a sectional view illustrating the manufacturing method of the semiconductor device according to Embodiment 3 of the present invention in the order of the manufacturing steps;
【図４Ａ】従来例に係る半導体装置の製造方法を製造工
程順に示す断面図である。FIG. 4A is a cross-sectional view showing a method for manufacturing a semiconductor device according to a conventional example in the order of manufacturing steps.
【図４Ｂ】従来例に係る半導体装置の製造方法を製造工
程順に示す断面図である。FIG. 4B is a sectional view showing the method of manufacturing the semiconductor device according to the conventional example in the order of manufacturing steps.
【図４Ｃ】従来例に係る半導体装置の製造方法を製造工
程順に示す断面図である。FIG. 4C is a sectional view illustrating the method of manufacturing the semiconductor device according to the conventional example in the order of manufacturing steps.
【図４Ｄ】従来例に係る半導体装置の製造方法を製造工
程順に示す断面図である。FIG. 4D is a sectional view showing the manufacturing method of the semiconductor device according to the conventional example in the order of manufacturing steps;
【図４Ｅ】従来例に係る半導体装置の製造方法を製造工
程順に示す断面図である。FIG. 4E is a sectional view showing the method of manufacturing the semiconductor device according to the conventional example in the order of manufacturing steps.
１００，２００，３００ シリコン基板（半導体基板） １０４，２０４，３０４ ゲート電極 １０６ 高濃度酸素注入層 ２０６，３０６ 高濃度窒素注入層 １１０，２０８，３０８，３１２ サイドウォール・ス
ペーサ膜100, 200, 300 Silicon substrate (semiconductor substrate) 104, 204, 304 Gate electrode 106 High concentration oxygen injection layer 206, 306 High concentration nitrogen injection layer 110, 208, 308, 312 Side wall spacer film
Claims (8)
ソース・ドレイン領域を形成する半導体装置の製造方法
であって、 ゲート電極に形成する側壁膜の下方に金属シリサイド反
応抑制のための不純物層を形成することにより、トラン
ジスタのゲート電極とソース・ドレインの間のリークを
抑制し、 前記側壁膜の形成後に、前記金属シリサイド反応抑制の
ための不純物層を除去することを特徴とする半導体装置
の製造方法。1. A method of manufacturing a semiconductor device in which a source / drain region of a transistor using a salicide structure is formed, wherein an impurity layer for suppressing a metal silicide reaction is formed below a sidewall film formed on a gate electrode. A method of manufacturing a semiconductor device, comprising: suppressing leakage between a gate electrode and a source / drain of a transistor; and removing an impurity layer for suppressing the metal silicide reaction after forming the sidewall film.
ソース・ドレインを形成する半導体装置の製造方法であ
って、 ゲート電極形成後の半導体基板表面に、該半導体基板の
導電型を決定しない不純物をイオン注入することによ
り、前記ゲート電極に形成する側壁膜の下方に金属シリ
サイド反応抑制層を形成して、トランジスタのゲート電
極とソース・ドレインの間のリークを抑制し、 前記側壁膜の形成後に、前記金属シリサイド反応抑制の
ための不純物層を除去することを特徴とする半導体装置
の製造方法。2. A method of manufacturing a semiconductor device in which a source / drain of a transistor using a salicide structure is formed, wherein an impurity which does not determine the conductivity type of the semiconductor substrate is ion-implanted into a surface of the semiconductor substrate after a gate electrode is formed. Forming a metal silicide reaction suppression layer below the side wall film formed on the gate electrode, thereby suppressing leakage between the gate electrode and the source / drain of the transistor, and forming the metal film after forming the side wall film. A method for manufacturing a semiconductor device, comprising removing an impurity layer for suppressing a silicide reaction.
純物は、酸素，窒素または炭素のいずれかであることを
特徴とする請求項３に記載の半導体装置の製造方法。3. The method according to claim 3, wherein the impurity that does not determine the conductivity type of the semiconductor substrate is any one of oxygen, nitrogen, and carbon.
純物が酸素である場合には、半導体基板最表面の不純物
濃度を１Ｅ２０／ｃｍ3以上に設定することを特徴とす
る請求項３に記載の半導体装置の製造方法。4. The semiconductor device according to claim 3, wherein when the impurity that does not determine the conductivity type of the semiconductor substrate is oxygen, the impurity concentration at the outermost surface of the semiconductor substrate is set to 1E20 / cm 3 or more. A method for manufacturing a semiconductor device.
純物が窒素である場合には、半導体基板最表面の不純物
濃度を１Ｅ１８／ｃｍ3以上に設定することを特徴とす
る請求項３に記載の半導体装置の製造方法。5. The semiconductor device according to claim 3, wherein when the impurity that does not determine the conductivity type of the semiconductor substrate is nitrogen, the impurity concentration at the outermost surface of the semiconductor substrate is set to 1E18 / cm 3 or more. A method for manufacturing a semiconductor device.
純物が炭素である場合には、半導体基板最表面の不純物
濃度を１Ｅ１９／ｃｍ3以上に設定することを特徴とす
る請求項３に記載の半導体装置の製造方法。6. The semiconductor device according to claim 3, wherein when the impurity that does not determine the conductivity type of the semiconductor substrate is carbon, the impurity concentration on the outermost surface of the semiconductor substrate is set to 1E19 / cm 3 or more. A method for manufacturing a semiconductor device.
ソース・ドレインを形成する半導体装置の製造方法であ
って、 ゲート電極形成後に、ｅｘｔｅｎｓｉｏｎ注入そのもの
を、半導体基板最表面に高濃度不純物層が形成される条
件で行ない、前記ゲート電極に形成する側壁膜の下方に
金属シリサイド反応抑制層を形成して、トランジスタの
ゲート電極とソース・ドレインの間のリークを抑制し、 前記側壁膜の形成後に、前記金属シリサイド反応抑制の
ための不純物層を除去することを特徴とする半導体装置
の製造方法。7. A method of manufacturing a semiconductor device in which a source / drain of a transistor having a salicide structure is formed, wherein a high concentration impurity layer is formed on the outermost surface of a semiconductor substrate by performing extension injection itself after forming a gate electrode. Under the conditions, a metal silicide reaction suppression layer is formed below the side wall film formed on the gate electrode to suppress leakage between the gate electrode and the source / drain of the transistor; A method for manufacturing a semiconductor device, comprising removing an impurity layer for suppressing a silicide reaction.
なくとも２重構造として、前記ゲート電極から離間して
前記金属シリサイド反応抑制層を形成して、トランジス
タのゲート電極とソース・ドレインの間のリークを抑制
することを特徴とする請求項１，２，３，４，５，６又
は７に記載の半導体装置の製造方法。8. The method according to claim 8, wherein the side wall film formed on the gate electrode has at least a double structure, and the metal silicide reaction suppressing layer is formed apart from the gate electrode to form a gate electrode between the gate electrode and the source / drain of the transistor. The method for manufacturing a semiconductor device according to claim 1, wherein leakage is suppressed.
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|---|---|---|---|---|
| JP2003110107A (en) * | 2001-09-28 | 2003-04-11 | Oki Electric Ind Co Ltd | Soi-type mos field effect transistor and method of manufacturing the same |
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| JP2012507162A (en) * | 2008-10-31 | 2012-03-22 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Recessed drain and source areas combined with advanced silicide formation in transistors |
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| KR101482200B1 (en) | 2008-10-31 | 2015-01-14 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | Recessed drain and source areas in combination with advanced silicide formation in transistor |
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