JPH03283599A - セラミック多層基板の導通検査方法 - Google Patents
セラミック多層基板の導通検査方法Info
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- JPH03283599A JPH03283599A JP2081379A JP8137990A JPH03283599A JP H03283599 A JPH03283599 A JP H03283599A JP 2081379 A JP2081379 A JP 2081379A JP 8137990 A JP8137990 A JP 8137990A JP H03283599 A JPH03283599 A JP H03283599A
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- ceramic multilayer
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- wire bonding
- multilayer board
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- 238000000034 method Methods 0.000 title claims description 9
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 238000012360 testing method Methods 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 25
- 239000000523 sample Substances 0.000 abstract description 17
- 238000007689 inspection Methods 0.000 abstract 2
- 230000007257 malfunction Effects 0.000 abstract 1
- 239000011295 pitch Substances 0.000 abstract 1
- 230000002950 deficient Effects 0.000 description 3
- 238000010304 firing Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
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- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、セラミック多層基板の導通検査方法に関する
ものである。
ものである。
（従来の技術）
厚膜多層基板、グリーンシート印刷多層基板、グリーン
シート積層多層基板等のセラミック多層基板においては
、セラミック多層基板パッケージが完成した時点で導通
検査を行っている。
シート積層多層基板等のセラミック多層基板においては
、セラミック多層基板パッケージが完成した時点で導通
検査を行っている。
例えば、第２図に概略的に示すようなセラミック多層基
板３を導通検査するには、多数のプローブピンをチェッ
ク用端子として有する導通検査用治具を用い、このプロ
ーブピンを、リードパターン４、ワイヤーボンディンン
グパ・ノ、ド５、ダイポンディングパッド６と接触させ
る。そして、導通検査用治具の各プローブピンをそれぞ
れコンピュータ一端末へと接続し、コンピューターに予
め入力しておいた所定のプログラムに従ってプローブピ
ンの組み合わせを選んでチェック用信号を入力し、対応
するワイヤポンディングパッド５とリードパターン４と
の間に導通不良が生じていないかどうかを検査する。な
お、第２図中、７は半導体素子収容部を示す。
板３を導通検査するには、多数のプローブピンをチェッ
ク用端子として有する導通検査用治具を用い、このプロ
ーブピンを、リードパターン４、ワイヤーボンディンン
グパ・ノ、ド５、ダイポンディングパッド６と接触させ
る。そして、導通検査用治具の各プローブピンをそれぞ
れコンピュータ一端末へと接続し、コンピューターに予
め入力しておいた所定のプログラムに従ってプローブピ
ンの組み合わせを選んでチェック用信号を入力し、対応
するワイヤポンディングパッド５とリードパターン４と
の間に導通不良が生じていないかどうかを検査する。な
お、第２図中、７は半導体素子収容部を示す。
（発明が解決しようとする課題）
しかし、最近ウェーハプロセスの進歩に伴ない、半導体
素子の高集積化、多端子化が急速に進行している。この
ため、チップの寸法を一定に保つべく、ワイヤポンディ
ングパッド５の間隔やリードパターン４の間隔が非常に
小さくなり、ボンディング精度が高まっている。これに
より、導通検査時に、治具のプローブピンを対応するワ
イヤポンディングパッド５やリードパターン４へと正確
に接触させることが困難となりプローブピンとパッド５
やリードパターン４との間で接触不良が発生する。
素子の高集積化、多端子化が急速に進行している。この
ため、チップの寸法を一定に保つべく、ワイヤポンディ
ングパッド５の間隔やリードパターン４の間隔が非常に
小さくなり、ボンディング精度が高まっている。これに
より、導通検査時に、治具のプローブピンを対応するワ
イヤポンディングパッド５やリードパターン４へと正確
に接触させることが困難となりプローブピンとパッド５
やリードパターン４との間で接触不良が発生する。
この結果、導通検査に非常に時間がかかり、しかも、導
通状態のチェックを行えない配線が残ることから適正な
チェックができず、不良品を見逃すおそれがあり、問題
となっている。
通状態のチェックを行えない配線が残ることから適正な
チェックができず、不良品を見逃すおそれがあり、問題
となっている。
本発明の課題は、セラミック多層基板において、ワイヤ
ポンディングパッド等の半導体素子接続用端子とリード
パターン等の外部接続用端子との間の導通状態のチェッ
クを正確かつ迅速に行えるような、セラミック基板の導
通検査方法を提供することである。
ポンディングパッド等の半導体素子接続用端子とリード
パターン等の外部接続用端子との間の導通状態のチェッ
クを正確かつ迅速に行えるような、セラミック基板の導
通検査方法を提供することである。
（課題を解決するための手段）
本発明は、複数のチェック用端子を有する冗長部をセラ
ミック多層基板被検体に設け、前記チェック用端子を外
部接続用端子又は半導体素子接続用端子へと電気的に接
続し、導通検査用治具の端子を前記チェック用端子と接
触させて導通検査を行い、次いで前記冗長部を除去する
ことを特徴とする、セラミック多層基板の導通検査方法
に係るものである。
ミック多層基板被検体に設け、前記チェック用端子を外
部接続用端子又は半導体素子接続用端子へと電気的に接
続し、導通検査用治具の端子を前記チェック用端子と接
触させて導通検査を行い、次いで前記冗長部を除去する
ことを特徴とする、セラミック多層基板の導通検査方法
に係るものである。
（実施例）
本実施例においては、まず、第１図に示すように、セラ
ミック多層基板３の両側に冗長部ＩＡ、 ＩＢを設けて
セラミック多層基板被検体１０を作製する。
ミック多層基板３の両側に冗長部ＩＡ、 ＩＢを設けて
セラミック多層基板被検体１０を作製する。
各冗長部ＩＡ、 ＩＢにはそれぞれ所定個数のチェック
用端子２を設け、各チェック用端子２は、例えば破線Ａ
、Ｂで示すように、それぞれ対応するワイヤポンディン
グパッド５、リードパターン４へと配線し、電気的に接
続する。冗長部ＩＡ、 ＩＢとセラミック多層基板３と
の間には、溝９を設ける。
用端子２を設け、各チェック用端子２は、例えば破線Ａ
、Ｂで示すように、それぞれ対応するワイヤポンディン
グパッド５、リードパターン４へと配線し、電気的に接
続する。冗長部ＩＡ、 ＩＢとセラミック多層基板３と
の間には、溝９を設ける。
この被検体１０を製造するには、予め製品であるセラミ
ック多層基板３よりも所定寸法だけ大きいセラミック焼
成基板又はグリーンシートを焼成又は成形しておき、後
は通例の方法に従って絶縁層と導体層とを交互に形成し
、焼成する。この際、従来は、ワイヤポンディングパッ
ド５とリードパターン４との間に所定の配線を設ければ
よいが、本発明においては、更に、例えば破線Ａ、Ｂで
示すように、チェック用端子２とリードパターン４又は
ワイヤポンディングパッド５との間に、導体パターンに
より配線を設ける。この配線を設けるに際しては、セラ
ミック多層基板３に必要な配線を施した後の空地を利用
し、配線同士が交わらないように設計する。この設計方
法自体は、セラミック多層基板の通例の配線方法を応用
すればよい設計事項である。
ック多層基板３よりも所定寸法だけ大きいセラミック焼
成基板又はグリーンシートを焼成又は成形しておき、後
は通例の方法に従って絶縁層と導体層とを交互に形成し
、焼成する。この際、従来は、ワイヤポンディングパッ
ド５とリードパターン４との間に所定の配線を設ければ
よいが、本発明においては、更に、例えば破線Ａ、Ｂで
示すように、チェック用端子２とリードパターン４又は
ワイヤポンディングパッド５との間に、導体パターンに
より配線を設ける。この配線を設けるに際しては、セラ
ミック多層基板３に必要な配線を施した後の空地を利用
し、配線同士が交わらないように設計する。この設計方
法自体は、セラミック多層基板の通例の配線方法を応用
すればよい設計事項である。
ワイヤポンディングパッド５及びリードパターン４のす
べてについて、上記のようにそれぞれ対応するチェック
用端子を設け、配線を施すことも一応可能であるが、む
ろんすべてのリードパターン４及びワイヤポンディング
パッド５についてチェック用端子を設ける必要はない。
べてについて、上記のようにそれぞれ対応するチェック
用端子を設け、配線を施すことも一応可能であるが、む
ろんすべてのリードパターン４及びワイヤポンディング
パッド５についてチェック用端子を設ける必要はない。
例えば、ワイヤポンディングパッド５が一定のピッチで
多数設けられている場合には、一つ置き、二つ置きなど
所定間隔をおいて規則的にワイヤポンディングパッド５
を選定し、選定したワイヤポンディングパッド５だけに
ついてチェック用端子２を設け、配線を行ってもよい、
これにより、ワイヤポンディングパッド５（リードパタ
ーン４）と接触すべきプローブピンの本数、密度を下げ
ることができる。
多数設けられている場合には、一つ置き、二つ置きなど
所定間隔をおいて規則的にワイヤポンディングパッド５
を選定し、選定したワイヤポンディングパッド５だけに
ついてチェック用端子２を設け、配線を行ってもよい、
これにより、ワイヤポンディングパッド５（リードパタ
ーン４）と接触すべきプローブピンの本数、密度を下げ
ることができる。
また、ワイヤポンディングパッド５（又はリードパター
ン４）のうち一部分のみが非常に密集して設けられてい
る場合や、基板のデザイン上の都合などからワイヤポン
ディングパッド５（又はリードパターン４）の一部分に
プローブピンを接触させることが困難となっている場合
もありうる。
ン４）のうち一部分のみが非常に密集して設けられてい
る場合や、基板のデザイン上の都合などからワイヤポン
ディングパッド５（又はリードパターン４）の一部分に
プローブピンを接触させることが困難となっている場合
もありうる。
このような場合には、むろん、これらのプローブピンを
接触させることが難しい部分のみについて、ワイヤポン
ディングパッド５（又はリードパターン４）と対応する
チェック用端子を設け、配線を行えばよい。
接触させることが難しい部分のみについて、ワイヤポン
ディングパッド５（又はリードパターン４）と対応する
チェック用端子を設け、配線を行えばよい。
溝９は被検体の焼成前に予め設けておくとよいが、焼成
後に設けることも可能である。
後に設けることも可能である。
次いで、被検体１０を焼成し、作製した後、図示しない
導通検査用治具を所定位置に配置し、プローブピンをそ
れぞれ対応するワイヤポンディングパッド５、リードパ
ターン４、チェック用端子２に接触させ、導通検査を行
う。この際、プローブピンは予めチェック用端子２のパ
ターンに従って設けておくと共に、チェック用端子２へ
の配線を施したリードパターン４、ワイヤポンディング
パッド５の位置にはプローブピンを設けないようにして
おく。
導通検査用治具を所定位置に配置し、プローブピンをそ
れぞれ対応するワイヤポンディングパッド５、リードパ
ターン４、チェック用端子２に接触させ、導通検査を行
う。この際、プローブピンは予めチェック用端子２のパ
ターンに従って設けておくと共に、チェック用端子２へ
の配線を施したリードパターン４、ワイヤポンディング
パッド５の位置にはプローブピンを設けないようにして
おく。
次いで、予めコンピューターに入力したプログラムに従
って導通状態のチェックを順次行う。このとき、例えば
特定のリードパターン４Ａをチェック用端子２Ａへと配
線し、特定のワイヤポンディングパッド５Ｂをチェック
用端子２Ｂへと配線しておくと、リードパターン４Ａ、
ワイヤポンディングパッド５Ｂへはプローブピンを接触
させる必要はなく、プローブピンをチェック用端子２Ａ
、 ２Ｂへと接触させて導通不良の有無を調べることで
、リードパターン４Ａとワイヤポンディングパッド５Ｂ
との導通状態をチェックすることができる。そして、チ
ェック用端子２Ａと２Ｂとの間の導通状態が良好であれ
ば合格とする。また、仮にチェック用端子２Ａと２Ｂと
の導通が不良であるときは、導通検査を一旦終えて後、
リードパターン４Ａ及びワイヤポンディングパッド５Ｂ
のみにプローブピンを接触させ、直接導通不良の有無を
調べる。むろん、多数の端子に多数のプローブピンを一
斉に接触させる導通検査とは異なり、特定の端子のみに
プローブピンを確実に接触させることは容易である。こ
れにより、万一チェック用端子２Ａ、 ２Ｂとリードパ
ターン４Ａ又はワイヤポンディングパッド５Ｂとの間で
導通不良が生じていたとしても、問題は起らない。
って導通状態のチェックを順次行う。このとき、例えば
特定のリードパターン４Ａをチェック用端子２Ａへと配
線し、特定のワイヤポンディングパッド５Ｂをチェック
用端子２Ｂへと配線しておくと、リードパターン４Ａ、
ワイヤポンディングパッド５Ｂへはプローブピンを接触
させる必要はなく、プローブピンをチェック用端子２Ａ
、 ２Ｂへと接触させて導通不良の有無を調べることで
、リードパターン４Ａとワイヤポンディングパッド５Ｂ
との導通状態をチェックすることができる。そして、チ
ェック用端子２Ａと２Ｂとの間の導通状態が良好であれ
ば合格とする。また、仮にチェック用端子２Ａと２Ｂと
の導通が不良であるときは、導通検査を一旦終えて後、
リードパターン４Ａ及びワイヤポンディングパッド５Ｂ
のみにプローブピンを接触させ、直接導通不良の有無を
調べる。むろん、多数の端子に多数のプローブピンを一
斉に接触させる導通検査とは異なり、特定の端子のみに
プローブピンを確実に接触させることは容易である。こ
れにより、万一チェック用端子２Ａ、 ２Ｂとリードパ
ターン４Ａ又はワイヤポンディングパッド５Ｂとの間で
導通不良が生じていたとしても、問題は起らない。
上記したように、本実施例によれば、たとえリードパタ
ーン４、ワイヤポンディングパッド５のピッチが小さす
ぎること等の理由でプローブピンを確実に接触させるこ
とが困難であっても、リードパターン４、ワイヤポンデ
ィングパッド５とチェック用電極２との間に配線を設け
、チェック用電極２にプローブピンを接触させて導通状
態を検査するので、導通検査を確実に、迅速に行うこと
ができ、不良品の発生を防止できる。
ーン４、ワイヤポンディングパッド５のピッチが小さす
ぎること等の理由でプローブピンを確実に接触させるこ
とが困難であっても、リードパターン４、ワイヤポンデ
ィングパッド５とチェック用電極２との間に配線を設け
、チェック用電極２にプローブピンを接触させて導通状
態を検査するので、導通検査を確実に、迅速に行うこと
ができ、不良品の発生を防止できる。
次いで、溝９で冗長部ＩＡ、 １Ｂを分離して除去し、
セラミック多層基板３を得る。このとき、人間の手で被
検体１０を押えて溝９で割ることができるが、機械で行
ってもよい。
セラミック多層基板３を得る。このとき、人間の手で被
検体１０を押えて溝９で割ることができるが、機械で行
ってもよい。
冗長部は第１図に示すように２箇所に設ける必要はなく
、１箇所または３箇所以上でもよく、形状も変更してよ
い。
、１箇所または３箇所以上でもよく、形状も変更してよ
い。
本発明は各種のセラミック多層基板、例えば厚膜多層基
板、グリーンシート印刷多層基板、グリーンシート積層
多層基板、厚膜／Ｗｌ膜の組み合わせ基板、ＣＲ入り基
板、低温焼成型セラミック基板、低収縮率基板等に適用
可能である。
板、グリーンシート印刷多層基板、グリーンシート積層
多層基板、厚膜／Ｗｌ膜の組み合わせ基板、ＣＲ入り基
板、低温焼成型セラミック基板、低収縮率基板等に適用
可能である。
（発明の効果）
本発明に係るセラミック多層基板の導通検査方法によれ
ば、冗長部のチェック用端子を外部接続用端子又は半導
体素子接続用端子へと電気的に接続し、導通検査用治具
の端子をチェック用端子と接触させて導通検査を行うの
で、外部接続用端子又は半導体素子接続用端子のピッチ
が小さすぎること等の理由で上記治具の端子を外部接続
用端子又は半導体素子接続用端子へと確実に接触させる
ことが困難な場合にも、上記治具の端子をチェック用端
子へと接触させればチェックを行える。従って、導通検
査を確実、迅速に行うことができ、不良品の発生を防止
できる。
ば、冗長部のチェック用端子を外部接続用端子又は半導
体素子接続用端子へと電気的に接続し、導通検査用治具
の端子をチェック用端子と接触させて導通検査を行うの
で、外部接続用端子又は半導体素子接続用端子のピッチ
が小さすぎること等の理由で上記治具の端子を外部接続
用端子又は半導体素子接続用端子へと確実に接触させる
ことが困難な場合にも、上記治具の端子をチェック用端
子へと接触させればチェックを行える。従って、導通検
査を確実、迅速に行うことができ、不良品の発生を防止
できる。
第１図はセラミック多層基板被検体を示す概略平面図、
第２図はセラミック多層基板を示す概略平面図である。
ＩＡ、 ＩＢ・・・冗長部
２、２Ａ、 ２Ｂ・・・チェック用端子３・・・セラミ
ック多層基板 ４．４Ａ・・・リードパターン（外部接続用端子）５．
５Ｂ・・・ワイヤポンディングパッド（半導体素子接続
用端子） ６・・・ダイポンディングパッド ９・・・溝 １０・・・セラミック多層基板被検体
ック多層基板 ４．４Ａ・・・リードパターン（外部接続用端子）５．
５Ｂ・・・ワイヤポンディングパッド（半導体素子接続
用端子） ６・・・ダイポンディングパッド ９・・・溝 １０・・・セラミック多層基板被検体
Claims (1)
- １．複数のチェック用端子を有する冗長部をセラミック
多層基板被検体に設け、前記チェック用端子を外部接続
用端子又は半導体素子接続用端子へと電気的に接続し、
導通検査用治具の端子を前記チェック用端子と接触させ
て導通検査を行い、次いで前記冗長部を除去することを
特徴とする、セラミック多層基板の導通検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2081379A JPH03283599A (ja) | 1990-03-30 | 1990-03-30 | セラミック多層基板の導通検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2081379A JPH03283599A (ja) | 1990-03-30 | 1990-03-30 | セラミック多層基板の導通検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03283599A true JPH03283599A (ja) | 1991-12-13 |
Family
ID=13744669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2081379A Pending JPH03283599A (ja) | 1990-03-30 | 1990-03-30 | セラミック多層基板の導通検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03283599A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249114B1 (en) | 1997-08-25 | 2001-06-19 | Nec Corporation | Electronic component continuity inspection method and apparatus |
| JP2007035739A (ja) * | 2005-07-25 | 2007-02-08 | Murata Mfg Co Ltd | 回路基板および回路基板製造方法 |
| JP2012064869A (ja) * | 2010-09-17 | 2012-03-29 | Toshiba Hokuto Electronics Corp | フレキシブルプリント配線板の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6149470B2 (ja) * | 1979-03-29 | 1986-10-29 | Ishikawajima Harima Heavy Ind | |
| JPS6210468B2 (ja) * | 1977-05-25 | 1987-03-06 | Hitachi Ltd |
-
1990
- 1990-03-30 JP JP2081379A patent/JPH03283599A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6210468B2 (ja) * | 1977-05-25 | 1987-03-06 | Hitachi Ltd | |
| JPS6149470B2 (ja) * | 1979-03-29 | 1986-10-29 | Ishikawajima Harima Heavy Ind |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249114B1 (en) | 1997-08-25 | 2001-06-19 | Nec Corporation | Electronic component continuity inspection method and apparatus |
| JP2007035739A (ja) * | 2005-07-25 | 2007-02-08 | Murata Mfg Co Ltd | 回路基板および回路基板製造方法 |
| JP2012064869A (ja) * | 2010-09-17 | 2012-03-29 | Toshiba Hokuto Electronics Corp | フレキシブルプリント配線板の製造方法 |
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