JPH03272088A - Semiconductor storage device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 230000002093 peripheral effect Effects 0.000 claims abstract description 34
- 238000001514 detection method Methods 0.000 claims description 28
- 238000003491 array Methods 0.000 claims description 9
- 102100021973 Carbonyl reductase [NADPH] 1 Human genes 0.000 description 31
- 101000896985 Homo sapiens Carbonyl reductase [NADPH] 1 Proteins 0.000 description 31
- 238000010586 diagram Methods 0.000 description 9
- 101100219315 Arabidopsis thaliana CYP83A1 gene Proteins 0.000 description 8
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 description 8
- 101100140580 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) REF2 gene Proteins 0.000 description 8
- 230000004044 response Effects 0.000 description 5
- 101150007921 CBR2 gene Proteins 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
［概要］
半導体記憶装置に係り、詳しくはメモリセルがブロック
分割されたダイナミック動作形式の半導体記憶装置にお
ける電源投入時の起動回路に関し、電源投入直後におい
てダミーサイクル中に各ブロック毎に設けられた周辺回
路を少なくとも１回は選択状態にしてやり、全ブロック
の周辺回路の起動を確実に行うことができる半導体記憶
装置を提供することを目的とし、
複数個にブロック分割されたセルアレイと、ブロック分
割された各セルアレイ毎に設けた周辺回路と、電源投入
を検出する電源投入検出回路と、電源投入検出回路の検
出信号に基づいてリセットされ、ダミーサイクル信号に
基づいてリフレッシュのためにブロック分割された各セ
ルアレイを順次選択するアドレスをカウントするリフレ
ッシュカウンタと、電源投入検出回路の検出信号とリフ
レッシュカウンタのアドレスデータに基づいて電源投入
直後であってリフレッシュカウンタが各セルアレイ全部
のブロック選択アドレスを少なくとも１回出力するまで
の期間、強制的にリフレッシュカウンタのアドレスデー
タを選択させるための指令信号を出力する強制選択回路
と、強制選択回路の指令信号に基づいてリフレッシュカ
ウンタのアドレスデータを選択するアドレスセレクタと
、アドレスセレクタが選択したリフレッシュカウンタの
アドレスデータに基づいて各セルアレイ毎に設けた周辺
回路の１つを選択し、動作状態にするブロックデコーダ
とにより構成した。[Detailed Description of the Invention] [Summary] This invention relates to a semiconductor memory device, and more specifically, to a startup circuit when power is turned on in a dynamic operation type semiconductor memory device in which memory cells are divided into blocks. The purpose of the present invention is to provide a semiconductor memory device in which the peripheral circuits provided in each block can be set to a selected state at least once and the peripheral circuits in all blocks can be reliably activated. A cell array, a peripheral circuit provided for each cell array divided into blocks, a power-on detection circuit that detects power-on, and a power-on detection circuit that is reset based on the detection signal of the power-on detection circuit and refreshed based on a dummy cycle signal. A refresh counter that counts addresses to sequentially select each cell array divided into blocks, and a refresh counter that selects all blocks of each cell array immediately after power-on based on the detection signal of the power-on detection circuit and the address data of the refresh counter. A forced selection circuit that outputs a command signal to forcibly select the address data of the refresh counter until the address is output at least once; and a forced selection circuit that selects the address data of the refresh counter based on the command signal of the forced selection circuit. and a block decoder that selects one of the peripheral circuits provided for each cell array and puts it into operation based on the address data of the refresh counter selected by the address selector.
［産業上の利用分野］
本発明は半導体記憶装置に係り、詳しくはメモリセルが
ブロック分割されたダイナミック動作形式の半導体記憶
装置における電源投入時の起動回路に関するものである
。[Industrial Field of Application] The present invention relates to a semiconductor memory device, and more particularly to a startup circuit when power is turned on in a dynamic operation type semiconductor memory device in which memory cells are divided into blocks.
半導体記憶装置は省電力化のために、メモリセルをブロ
ック分割し、常時全てのメモリセルを選択状態に保持し
ないで、一部特定のブロックのみ選択させ、他のブロッ
クをスタンバイ状態にして消費電力を抑えるようにして
いる。そして、スタンバイ状態にあるブロックの周辺回
路は選択状態になった時直ちに動作できるように、所定
の期間で動作可能状態にさせていた。従って、電源投入
時においても数回のダミーサイクルの中で各ブロックの
周辺回路がそれぞれ少なくとも１回は選択状態になる必
要がある。In order to save power, semiconductor memory devices divide memory cells into blocks, and instead of keeping all memory cells in a selected state all the time, only some specific blocks are selected and other blocks are placed in standby to reduce power consumption. I try to keep it in check. Then, the peripheral circuits of the block in the standby state are brought into an operable state for a predetermined period of time so that they can operate immediately when the block is in the selected state. Therefore, even when the power is turned on, the peripheral circuits of each block must be in the selected state at least once during several dummy cycles.
［従来の技術］
半導体記憶装置は近年ますます一大容量化し、それに伴
って消費電力の増大が問題となっている。[Prior Art] In recent years, semiconductor memory devices have become increasingly large in capacity, and as a result, increased power consumption has become a problem.
その対策の一つとして、メモリセルを複数のグループに
ブロック分割し、そのブロックに付随して設けられた昇
圧回路等の周辺回路も分割し、常時全てのメモリセルを
選択状態に保持しないで、部特定のブロックの周辺回路
のみ選択させ、他のブロックの周辺回路をスタンバイ状
態にして消費電力を抑えるようにしている。そして、ス
タンバイ状態にあるブロックの周辺回路は選択状態にな
った時に直ちに動作できるように、リングオシレータの
発振信号に基づいて所定の周期で一時的に動作状態と等
価な状態にさせていた。One of the countermeasures is to divide memory cells into blocks into multiple groups, and also divide peripheral circuits such as booster circuits attached to the blocks, so that all memory cells are not kept in a selected state at all times. In order to reduce power consumption, only the peripheral circuits of a specific block are selected and the peripheral circuits of other blocks are put on standby. Then, the peripheral circuits of the block in the standby state are temporarily brought into a state equivalent to the operating state at a predetermined cycle based on the oscillation signal of the ring oscillator so that they can immediately operate when the block is in the selected state.
又、電源投入時においても各ブロックの周辺回路をそれ
ぞれ少なくとも１回は選択する必要があり、数回のダミ
ーサイクルを入れて選択するようにしている。Further, even when the power is turned on, it is necessary to select each peripheral circuit of each block at least once, and several dummy cycles are inserted for selection.
［発明が解決しようとする課題］
しかしながら、ダミーサイクル中においては選択するブ
ロックのアドレス値の指定が行われないことから、その
ダミーサイクル中において選択されないブロックがでる
。この選択されないブロックでは周辺回路の起動動作を
リングオシレータの発振信号のみに基づいて行う必要が
あった。ところが、リングオシレータの発振信号の周期
は長いため、電源投入直後において短時間の間に全ての
ブロックの起動動作を完了することは難しかった。[Problems to be Solved by the Invention] However, since the address value of the block to be selected is not specified during the dummy cycle, some blocks are not selected during the dummy cycle. In this unselected block, it was necessary to start up the peripheral circuits based only on the oscillation signal of the ring oscillator. However, since the period of the oscillation signal of the ring oscillator is long, it is difficult to complete the startup operation of all blocks in a short period of time immediately after power is turned on.
本発明は前記問題点を解決するためになされたものであ
って、その目的は電源投入直後においてダミーサイクル
中に各ブロック毎に設けられた周辺回路を少なくとも１
回は選択状態にしてやり、全ブロックの周辺回路の起動
を確実に行うことができる半導体記憶装置を提供するこ
とにある。The present invention has been made to solve the above-mentioned problems, and its purpose is to connect at least one peripheral circuit provided for each block during a dummy cycle immediately after power is turned on.
It is an object of the present invention to provide a semiconductor memory device which can be set to a selected state and reliably activate peripheral circuits of all blocks.
［課題を解決するための手段］ 第１図は本発明の原理説明図である。[Means to solve the problem] FIG. 1 is a diagram explaining the principle of the present invention.
即ち、複数個にブロック分割されたセルアレイＭ１１〜
Ｍｌｎ毎に周辺回路Ｍ２１〜Ｍ２ｎが設けられている。That is, the cell array M11 divided into a plurality of blocks is
Peripheral circuits M21 to M2n are provided for each Mln.
電源投入検出回路Ｍ３は電源が投入されたか否かを検出
する。リフレッシュカウンタＭ４は電源投入検出回路Ｍ
３の検出信号に基づいてリセットされ、ダミーサイクル
信号に基づいてリフレッシュのために各セルアレイＭ１
１〜Ｍ １ ｎを順次選択するアドレスをカウントする
。The power-on detection circuit M3 detects whether or not the power is turned on. Refresh counter M4 is power-on detection circuit M
Each cell array M1 is reset based on the detection signal of M1 and refreshed based on the dummy cycle signal.
1 to M 1 n are sequentially selected.
強制選択回路Ｍ５は電源投入検出回路Ｍ３の検出信号と
リフレッシュカウンタＭ４のカウントデータを入力し、
電源投入直後であってリフレッシュカウンタＭ４が各セ
ルアレイＭ１１〜Ｍｉｎ全部のブロック選択アドレスを
少なくとも１回出力するまでの期間、強制的にリフレッ
シュカウンタＭ４のアドレスデータを選択させるための
指令信号を出力する。アドレスセレクタＭ６は強制選択
回路Ｍ５の指令信号を入力し、リフレッシュカウンタＭ
４のアドレスデータを選択してブロックデコーダＭ７に
出力し、そのブロックデコーダＭ７はアドレスデータに
基づいて各セルアレイ〜１１１〜Ｍ Ｉ ｎ毎に設けた
周辺回路Ｍ２１〜Ｍ２ｎの１つを選択して動作状態にす
る。The forced selection circuit M5 inputs the detection signal of the power-on detection circuit M3 and the count data of the refresh counter M4,
A command signal for forcibly selecting the address data of the refresh counter M4 is output during a period immediately after the power is turned on until the refresh counter M4 outputs the block selection addresses of all the cell arrays M11 to Min at least once. The address selector M6 inputs the command signal of the forced selection circuit M5, and the refresh counter M6 inputs the command signal of the forced selection circuit M5.
The block decoder M7 selects and operates one of the peripheral circuits M21 to M2n provided for each cell array to 111 to M I n based on the address data. state.
［作用コ
半導体記憶装置に電源が投入されると、電源投入検出回
路Ｍ３はその電源投入を検出し、その検出信号はリフレ
ッシュカウンタＭ４及び強制選択回路Ｍ５に出力される
。リフレッシュカウンタＭ４はこの検出信号に基づいて
リセットされ、ダミーサイクル信号に基づいてリフレッ
シュのために各セルアレイＭ１１〜Ｍｉｎを順次選択す
るアドレスをカウントする。[Operation] When the semiconductor memory device is powered on, the power-on detection circuit M3 detects the power-on, and its detection signal is output to the refresh counter M4 and forced selection circuit M5. Refresh counter M4 is reset based on this detection signal, and counts the addresses that sequentially select each cell array M11-Min for refresh based on the dummy cycle signal.
一方、強制選択回路Ｍ５は電源投入検出回路Ｍ３の検出
信号及びリフレッシュカウンタＭ４のアドレスデータを
入力し、電源投入直後であってリフレッシュカウンタＭ
４が各セルアレイＭ１１〜Ｍｉｎ全部のブロック選択ア
ドレスを少なくとも１回出力するまでの期間、アドレス
セレクタＭ６に強制的にリフレッシュカウンタＭ４のア
ドレスデータを選択させる。そして、ブロックデコーダ
Ｍ７はアドレスセレクタＭ６からのアドレスデータに基
づいて各セルアレイＭ１１〜Ｍ１ｎ毎に設けた周辺回路
Ｍ２１〜Ｍ ２ ｎの１つを動作状態にする。On the other hand, the forced selection circuit M5 inputs the detection signal of the power-on detection circuit M3 and the address data of the refresh counter M4.
The address selector M6 is forced to select the address data of the refresh counter M4 until the block selection addresses of all the cell arrays M11 to Min are output at least once. Then, the block decoder M7 puts one of the peripheral circuits M21 to M2n provided for each of the cell arrays M11 to M1n into an operating state based on the address data from the address selector M6.
従って、電源投入直後において、短時間に各ブロックの
セルアレイＭ１１〜Ｍｉｎを確実に１０選択しその周辺
回路Ｍ２１〜Ｍ ２ ｎを動作状態にさせることができ
る。Therefore, immediately after the power is turned on, ten cell arrays M11 to Min of each block can be reliably selected in a short period of time, and their peripheral circuits M21 to M2n can be brought into operation.
［実施例］
以下、本発明を具体化した半導体記憶装置の一実施例を
図面に従って説明する。[Embodiment] An embodiment of a semiconductor memory device embodying the present invention will be described below with reference to the drawings.
第２図はｌチップ上に形成された半導体記憶装置の電気
ブロック回路を示し、４つにブロック分割されたセルア
レイ１ａ〜１ｄにはそれぞれ周辺回路としてのメインデ
コーダ２ａ〜２ｄが設けられている。メインデコーダ２
ａ〜２ｄはロウ・プリデコーダ３を介してロウ・アドレ
スセレクタ４に接続されている。又、各メインデコーダ
２ａ〜２ｄはそれぞれ同じく周辺回路としてのワード・
ドライバ５ａ〜５ｄに接続され、そのワード・ドライバ
５ａ〜５ｄはブロックデコーダ６を介してロウ・アドレ
スセレクタ４に接続されている。FIG. 2 shows an electrical block circuit of a semiconductor memory device formed on an l chip, and cell arrays 1a to 1d divided into four blocks are each provided with main decoders 2a to 2d as peripheral circuits. Main decoder 2
a to 2d are connected to a row address selector 4 via a row predecoder 3. In addition, each of the main decoders 2a to 2d also has a word decoder as a peripheral circuit.
The word drivers 5a to 5d are connected to the row address selector 4 via the block decoder 6.
ロウ・アドレスセレクタ４は後記するＣＢＲ（ＣＡＳ
ｂｅｆｏｒｅ Ｙτ））信号の有無に基づいてロウ
・アドレスバッファ７とリフレッシュカウンタ８のいず
れか一方の内容を選択するようになっている。The row address selector 4 is a CBR (CAS) which will be described later.
The contents of either the row address buffer 7 or the refresh counter 8 are selected based on the presence or absence of the before Yτ) signal.
そして、ＣＢＲ信号が無い場合、ロウ・アドレスセレク
タ４はロウ・アドレスバッファ７からのｎ＋１ビットの
アドレスデータＡＯ〜Ａｎを入力し、そのうちの上位２
ビツトのアドレスデータＡｎ−１、Ａｎをブロックアド
レスデータＲＡＯ。Then, when there is no CBR signal, the row address selector 4 inputs n+1 bits of address data AO to An from the row address buffer 7, and the upper two of them
Bit address data An-1, An as block address data RAO.
ＲＡＩとしてブロックデコーダ６に、残る下位ビットの
アドレスデータＡＯ〜Ａ ｎ−２をロウ・プリデコーダ
３に出力する。ブロックデコーダ６はこの上位２ビツト
のアドレスデータＡｎ 、Ａｎ−１に基づいて４個のワ
ード・ドライバ５ａ〜５ｄのうちのいずれか１つを選択
し、その選択したワード・ドライバを介して対応するメ
インデコーダが、即ちブロックの１つが選択される。・
そして、ロウ・プリデコーダ３を介してそのメインデコ
ーダに入力されたアドレスデータＡＯ〜Ａｎ−２によっ
てその選択されたブロック中のリード又はライトする行
アドレスが選択される。The block decoder 6 outputs the remaining lower bit address data AO to A n-2 as RAI to the row predecoder 3. The block decoder 6 selects one of the four word drivers 5a to 5d based on the upper 2 bits of address data An, An-1, and responds via the selected word driver. The main decoder, ie one of the blocks, is selected.・
Then, the row address to be read or written in the selected block is selected by the address data AO to An-2 inputted to the main decoder via the row predecoder 3.
ＣＢＲ信号が有る場合、ロウ・アドレスセレクタ４はリ
フレッシュカウンタ８のｎ＋１ビットの内容ＲＥＦＯ〜
ＲＥＦｎを入力し、前記とは逆に下位２ビツトの内容Ｒ
ＥＦＯ，ＲＥＦＩをブロックアドレスデータＲＡＯ，Ｒ
ＡＩとしてブロックデコーダ６に、残る上位ビットの内
容ＲＥＦ２〜ＲＥＦｎをロウ・プリデコーダ３に出力す
る。ブロックデコーダ６はこの２ビツトの内容ＲＥＦＯ
。When there is a CBR signal, the row address selector 4 outputs the contents of n+1 bits of the refresh counter 8 REFO~
Input REFn, and contrary to the above, the content R of the lower 2 bits
EFO, REFI as block address data RAO, R
The contents REF2 to REFn of the remaining upper bits are outputted to the block decoder 6 as AI to the row predecoder 3. Block decoder 6 reads this 2-bit content REFO
.
ＲＥＦＩに基づいて４個のワード・ドライバ５ａ〜５ｄ
のうちのいずれか１つを選択し、その選択したワード・
ドライバを介して対応するメインデコーダが、即ちブロ
ックの１つが選択される。そして、ロウ・プリデコーダ
３を介してそのメインデコーダに入力された内容ＲＥＦ
２〜ＲＥＦｎによってその選択されたブロック中のリフ
レッシュする行アドレスが選択される。4 word drivers 5a-5d based on REFI
Select one of them and select the selected word.
A corresponding main decoder, ie one of the blocks, is selected via the driver. Then, the content REF input to the main decoder via the row pre-decoder 3
2 to REFn select the row address to be refreshed in the selected block.
前記リフレッシュカウンタ８には各ビット毎に第３図に
示すそのビット内容をＬレベル（０）にするリセット回
路が設けられている。このリセット回路はＲＳフリップ
フロップ回路であって、２つのＮＡＮＤ回路８ａ、８ｂ
から構成されている。The refresh counter 8 is provided with a reset circuit for each bit to set the bit contents to L level (0) as shown in FIG. This reset circuit is an RS flip-flop circuit, and includes two NAND circuits 8a and 8b.
It consists of
両ＮＡＮＤ回路８ａ、８ｂは互いに他方の出力を入力す
るとともに、共にカウントアツプ用制御信号（通常Ｈレ
ベル）ＣＵＩ、ＣＯ２を入力する。Both NAND circuits 8a and 8b each input the output of the other, and both receive count-up control signals (normally H level) CUI and CO2.
又、ＮＡＮＤ回路８ａにはＶＣＣ電源が入力され、他方
のＮＡＮＤ回路８ｂには後記する電源投入信号ＶＲ８Ｔ
を入力するようになっている。もし電源投入直後、ＮＡ
ＮＤ回路８ａの出力ＲＥＦｎがＨレベルであったとして
も、電源投入信号ＶＲ３ＴがＬレベルであることにより
、ＮＡＮＤ回路８ｂの出力ＱはＨレベルとなり、このＨ
レベルの変化に基づいてリフレッシュカウンタ８の当該
ビットは０にリセットされる。即ち、電源投入信号ＶＲ
３ＴがＬレベルであることにより、リフレッシュカウン
タ８はリセットされることになる。Further, VCC power is input to the NAND circuit 8a, and a power-on signal VR8T, which will be described later, is input to the other NAND circuit 8b.
is now entered. If the NA
Even if the output REFn of the ND circuit 8a is at the H level, the power-on signal VR3T is at the L level, so the output Q of the NAND circuit 8b is at the H level, and this H
The relevant bit of refresh counter 8 is reset to 0 based on the change in level. That is, the power-on signal VR
Since 3T is at the L level, the refresh counter 8 is reset.
第２図において、ＣＢＲ判定回路９はＲＡＳ信号とＣＡ
Ｓ信号に基づいて前記リフレッシュカウンタ８の内容に
従ってリフレッシュを実行（ＣＡＳビフォアＲＡＳリフ
レッシュ・サイクル）させるための回路であって、前記
ロウ・アドレスセレクタ４に入力するＨレベルのＣＢＲ
信号を作る回路であって、ＣＡＳ信号がアクティブ状態
のとき、ＲＡＳ信号がアクティブになることによってＨ
レベルとなるＣＢＲＩ信号を出力する。そして、こ（７
）ＣＢＲＩ信号はＮＯＲ回路１０及びＮＯＴ回路１１を
介してＣＢＲ信号として前記ロウ・アドレスセレクタ４
に入力される。In FIG. 2, the CBR determination circuit 9 uses the RAS signal and the CA
This circuit executes refresh according to the contents of the refresh counter 8 based on the S signal (CAS before RAS refresh cycle), and is an H-level CBR input to the row address selector 4.
It is a circuit that generates a signal, and when the CAS signal is active, the RAS signal becomes active, and the signal goes high.
Outputs the CBRI signal that becomes the level. And this (7
) The CBRI signal is sent to the row address selector 4 as a CBR signal via a NOR circuit 10 and a NOT circuit 11.
is input.
ＣＢＲ判定回路９の詳細は第４図に示す。ＲＡＳ信号を
入力するＮＯＴ回路９ａはその出力をＮＯＴ回路９ｂ、
９ｃ、９ｄ、抵抗Ｒ１，Ｒ２及びコンデンサＣＩ、Ｃ２
より構成される遅延回路に出力するとともに、ＮＡＮＤ
回路９ｅ、９ｆよりなるＲＳフリップフロップ回路のセ
ット側に入力する。ＣＡＳ及びＲＡＳ信号を入力するＮ
ＯＲ回路９ｇはその出力を前記遅延回路の出力を入力す
るＮＡＮＤ回路９ｈに入力し、そのＮＡＮＤ回路９ｈの
出力はＲＳフリップフロップ回路のリセット側に入力さ
れる。ＲＳフリップフロップ回路のセット側出力端子に
はＮＯＴ回路９１が接続され、そのＮＯＴ回路９１から
ＣＢＲＩ信号を出力する。Details of the CBR determination circuit 9 are shown in FIG. The NOT circuit 9a that inputs the RAS signal sends its output to the NOT circuit 9b,
9c, 9d, resistors R1, R2 and capacitors CI, C2
In addition to outputting to a delay circuit composed of NAND
It is input to the set side of the RS flip-flop circuit consisting of circuits 9e and 9f. N to input CAS and RAS signals
The OR circuit 9g inputs its output to a NAND circuit 9h which inputs the output of the delay circuit, and the output of the NAND circuit 9h is input to the reset side of the RS flip-flop circuit. A NOT circuit 91 is connected to the set side output terminal of the RS flip-flop circuit, and the NOT circuit 91 outputs a CBRI signal.
そして、ＣＡＳ信号が先にアクティブ状態になった後に
ＲＡＳ信号がアクティブになると、第５図に示すタイミ
ングチャートに従ってＨレベルのＣＢＲ１信号がＮＯＴ
回路９１から出力される。Then, when the RAS signal becomes active after the CAS signal becomes active first, the H level CBR1 signal becomes NOT according to the timing chart shown in FIG.
It is output from the circuit 91.
第２図において、電源投入検出回路１２はこの半導体記
憶装置に動作電源（ＶＣＣ電源）が投入されたか否かを
検出し、その検出結果を電源投入信号ＶＲ８Ｔとして前
記リフレッシュカウンタ８及びＣＢＲ強制出力回路１３
に出力する。In FIG. 2, a power-on detection circuit 12 detects whether operating power (VCC power) is applied to this semiconductor memory device, and uses the detection result as a power-on signal VR8T to the refresh counter 8 and the CBR forced output circuit. 13
Output to.
電源投入検出回路１２の詳細は第６図に示す。Details of the power-on detection circuit 12 are shown in FIG.
第６図において、ＣＭＯ８構造のＰ型ＭＯＳトランジス
タＴ１のゲートはグランドに接地し、他方のＮ型ＭＯ８
）ランジスタＴ２のゲートはＶＣＣ電源に接続させてい
る。両ＭＯＳトランジスタＴＩ。In FIG. 6, the gate of a P-type MOS transistor T1 having a CMO8 structure is grounded, and the gate of the other N-type MOS transistor T1 is grounded.
) The gate of transistor T2 is connected to the VCC power supply. Both MOS transistors TI.
Ｔ２の接続点はゲートが接地されたＰ型ＭＯＳトランジ
スタＴ３とコンデンサＣ３とからなる遅延回路に接続さ
れている。遅延回路の出力は■ＣＣ電源とグランド間に
直列に接続されたＰ型ＭＯＳトランジスタＴ４及び２個
のＮ型ＭＯ８）ランジスタＴ５．Ｔ６の各ゲートに入力
される。Ｐ型ＭＯＳトランジスタＴ４とＮ型ＭＯ８）ラ
ンジスタＴ５の接続点はＮ型ＭＯＳトランジスタＴ７の
ゲートに接続されているとともに、ＮＯＴ回路１２ａに
接続されている。そして、このＮＯＴ回路１２ａから電
源投入信号ＶＲ８Ｔが出力される。尚、Ｎ型ＭＯＳトラ
ンジスタＴ７のソースはｖＣＣ電源に接続され、ドレイ
ンはＮ型ＭＯ８）ランジスタＴ５．Ｔ６の接続点に接続
されている。The connection point of T2 is connected to a delay circuit consisting of a P-type MOS transistor T3 whose gate is grounded and a capacitor C3. The output of the delay circuit is a P-type MOS transistor T4 and two N-type MO8) transistors T5. connected in series between the CC power supply and ground. It is input to each gate of T6. A connection point between the P-type MOS transistor T4 and the N-type MO8) transistor T5 is connected to the gate of the N-type MOS transistor T7, and is also connected to the NOT circuit 12a. Then, a power-on signal VR8T is output from this NOT circuit 12a. The source of the N-type MOS transistor T7 is connected to the vCC power supply, and the drain is connected to the N-type MOS transistor T5. Connected to the connection point of T6.
そして、半導体記憶装置に■ＣＣ電源が投入されると、
Ｐ型ＭＯＳトランジスタＴ１とＮ型ＭＯＳトランジスタ
Ｔ２間の電位Ｎ２０は第７図に示すようにＶＣＣ電源の
上昇に遅れて相対的に上昇し、そレニ伴ってＰ型ＭＯＳ
トランジスタＴ３を介してコンデンサＣ３が充電されそ
の充電電圧Ｎ２１はさらに遅れて相対的に上昇する。一
方、Ｐ型ＭＯＳトランジスタＴ４とＮ型ＭＯＳトランジ
スタＴ５間の電位Ｎ２２はＶＣＣ電源の上昇とともに上
昇し、Ｎ型ＭＯ８）ランジスタＴ７をオンさせ同トラン
ジスタＴ７を介してＮ型ＭＯ８）ランジスタＴ５゜Ｔ６
間の電位Ｎ２３を上昇させる。Then, when CC power is turned on to the semiconductor storage device,
As shown in FIG. 7, the potential N20 between the P-type MOS transistor T1 and the N-type MOS transistor T2 rises relatively with a delay in the rise of the VCC power supply, and accordingly, the potential N20 between the P-type MOS transistor T1 and the N-type MOS transistor T2 increases.
Capacitor C3 is charged via transistor T3, and its charging voltage N21 relatively increases with further delay. On the other hand, the potential N22 between the P-type MOS transistor T4 and the N-type MOS transistor T5 rises with the rise of the VCC power supply, turning on the N-type MO8) transistor T7 and passing through the N-type MO8) transistor T5゜T6.
The potential N23 between them is increased.
従って、Ｎ型ＭＯＳトランジスタＴ５はＮ型ＭＯＳトラ
ンジスタＴ６が充電電圧Ｎ２１によってオンされ、電位
Ｎ２３が低下するまでオンしない。その結果、その間は
電位Ｎ２２は第７図に示すようにＨレベルを保持する。Therefore, the N-type MOS transistor T5 is not turned on until the N-type MOS transistor T6 is turned on by the charging voltage N21 and the potential N23 is lowered. As a result, during that time, the potential N22 remains at H level as shown in FIG.
Ｎ型ＭＯＳトランジスタＴ５がオンすることによって、
電位Ｎ２２はＨレベルからＬレベルとなり、ＮＯＴ回路
１２ａを介して出力される電源投入信号ＶＲ３ＴはＬレ
ベルからＨレベルとなる。そして、このＨレベルの立ち
上がりの電源投入信号ＶＲ８Ｔが電源が投入されたこと
を示す信号となる。By turning on the N-type MOS transistor T5,
The potential N22 changes from the H level to the L level, and the power-on signal VR3T outputted via the NOT circuit 12a changes from the L level to the H level. The power-on signal VR8T rising to the H level becomes a signal indicating that the power has been turned on.
そして、このＨレベルの電源投入信号ＶＲ８Ｔが出力さ
れることによって、前記リフレッシュカウンタ８の各ビ
ット毎に設けたリセ・ソト回路の出力ＱはＬレベルから
Ｈレベルとなり、各ビットを０にリセットする。Then, by outputting this H level power-on signal VR8T, the output Q of the reset/sort circuit provided for each bit of the refresh counter 8 changes from L level to H level, and each bit is reset to 0. .
第２図において、ＣＢＲ強制出力回路１３は電源投入検
出回路１２からの電源投入信号ＶＲ８Ｔとリフレッシュ
カウンタ８の３ビ・ソト目の内容ＲＥＦ２を入力し、前
記ＣＢＲ判定回路９とは異なる条件で前記ロウ・アドレ
スセレクタ４に入力するＨレベルのＣＢＲ信号を作る回
路であって、電源投入信号ＶＲ８ＴにてＬレベルにリセ
・ソトされたリフレッシュカウンタ８の３ビツト目の内
容ＲＥＦ２がＬレベルからＨレベルになるまでの間だけ
強制的にＣＢＲ信号を作る。In FIG. 2, the CBR forced output circuit 13 inputs the power-on signal VR8T from the power-on detection circuit 12 and the contents REF2 of the 3rd bit of the refresh counter 8, and uses the CBR judgment circuit 9 under different conditions. This is a circuit that generates an H level CBR signal input to the row address selector 4, and the 3rd bit content REF2 of the refresh counter 8, which is reset and sorted to the L level by the power-on signal VR8T, changes from the L level to the H level. A CBR signal is forcibly generated only until
ＣＢＲ強制出力回路１３の詳細は第８図に示す。Details of the CBR forced output circuit 13 are shown in FIG.
ＣＢＲ強制出力回路１３は２つのＮＡＮＤ回路１３ａ、
１３ｂからなるＲＳフリップフロ・ツブ回路とＮＯＴ回
路１３ｃとから構成され、セ・ソト側ＮＡＮＤ回路１３
ａには電源投入信号ＶＲ８Ｔが入力され、リセット側Ｎ
ＡＮＤ回路１３ｂにはＮＯＴ回路１３ｃを介して３ビツ
ト目の内容ＲＥＦ２が入力される。The CBR forced output circuit 13 includes two NAND circuits 13a,
It is composed of an RS flip-flop circuit 13b and a NOT circuit 13c.
The power-on signal VR8T is input to a, and the reset side N
The third bit content REF2 is input to the AND circuit 13b via the NOT circuit 13c.
そして、Ｈレベルの電源投入信号ＶＲ８Ｔが入力され、
内容ＲＥＦ２がＬレベルで、出力ＣＢＲ２がＨレベルの
状態において、リフレッシュカウンタ８がカウントアツ
プして内容ＲＥＦ２がＬレベルからＨレベルになると、
ＮＡＮＤ回路１３ａの出力ＣＢＲ２がＬレベルとなり、
ＮＯＲ回路１０゜ＮＯＴ回路１１を介してロウ・アドレ
スセレクタ４に入力されるＣＢＲ信号はＨレベルからＬ
レベルとなる。Then, the H level power-on signal VR8T is input,
When the content REF2 is at the L level and the output CBR2 is at the H level, when the refresh counter 8 counts up and the content REF2 goes from the L level to the H level,
The output CBR2 of the NAND circuit 13a becomes L level,
The CBR signal input to the row address selector 4 via the NOR circuit 10°NOT circuit 11 changes from H level to L level.
level.
次に、上記のように構成した半導体記憶装置の作用につ
いて説明する。Next, the operation of the semiconductor memory device configured as described above will be explained.
今、半導体記憶装置に電源ＶＣＣが投入されると、電源
投入検出回路１２は電源ｖＣＣが投入されたことを検知
してＨレベルの電源投入信号ＶＲ８Ｔをリフレッシュカ
ウンタ８及びＣＢＲ強制出力回路１３に出力する。リフ
レッシュカウンタ８はこの電源投入信号ＶＲ３Ｔに応答
して各ビットの内容ＲＥＦＯ〜ＲＥＦｎが全てゼロにリ
セットされる。Now, when the power supply VCC is applied to the semiconductor storage device, the power supply detection circuit 12 detects that the power supply VCC is supplied and outputs an H level power supply signal VR8T to the refresh counter 8 and the CBR forced output circuit 13. do. In response to this power-on signal VR3T, the contents of each bit REFO to REFn of the refresh counter 8 are all reset to zero.
この時、下位３ビツト目の内容ＲＥＦ２はＣＢＲ強制出
力回路１３に出力される。At this time, the content REF2 of the third lower bit is output to the CBR forced output circuit 13.
この状態で既にＣＢＲ強制出力回路１３はセットされた
状態となり、Ｈレベルの出力ＣＢＲ２、即ちＣＢＲ強制
出力回路１３にて強制的に作られたＨレベルのＣＢＲ信
号がロウ・アドレスセレクタ４に入力される。ロウ・ア
ドレスセレクタ４はこのＣＢＲ信号にてリフレッシュモ
ードとなり、リフレッシュカウンタ８の内容ＲＥＦＯ〜
ＲＥ Ｆｎを選択する。In this state, the CBR forced output circuit 13 is already set, and the H level output CBR2, that is, the H level CBR signal forcibly generated by the CBR forced output circuit 13 is input to the row address selector 4. Ru. The row address selector 4 enters the refresh mode with this CBR signal, and the contents of the refresh counter 8 REFO~
Select RE Fn.
そして、次に図示しない中央処理装置から本実施例では
ダミーサイクル信号として第１Ｏ図に示す周期のＲＡＳ
信号をリフレッシュカウンタ８に出力する。最初のＲＡ
Ｓ信号の立ち下がりに応答して、リフレッシュカウンタ
８はその時の内容ＲＥＦＯ〜ＲＥＦｎ （内容は全て
ゼロ）をロウ・アドレスセレクタ４に転送する。そして
、ロウ・アドレスセレクタ４は下位２ビツトの内容ＲＥ
ＦＯ。Next, from the central processing unit (not shown), in this embodiment, the RAS signal with the period shown in FIG. 1O is sent as a dummy cycle signal.
A signal is output to the refresh counter 8. first RA
In response to the fall of the S signal, the refresh counter 8 transfers the current contents REFO to REFn (all contents are zero) to the row address selector 4. Then, the row address selector 4 selects the contents RE of the lower two bits.
F.O.
ＲＥＦＩをブロックアドレスデータＲＡＯ，ＲＡＩとし
てブロックデコーダ６に、残る上位ビットの内容ＲＥＦ
２〜ＲＥＦｎをロウ・プリデコーダ３に転送する。REFI is sent to the block decoder 6 as block address data RAO and RAI, and the contents of the remaining upper bits REF
2 to REFn are transferred to the row predecoder 3.
ブロックデコーダ６は下位２ビツトの内容ＲＥＦＯ。The block decoder 6 REFOs the contents of the lower two bits.
ＲＥＦＩがｒＯ，ＯＪであることから、４つに分割した
第１番目のセルアレイ１ａを選択するための４ビツトの
ｒｌ、Ｏ，Ｏ，ＯＪなるコード信号ＢＫＳＯ〜ＢＫＳ３
を出力する。従って、「１」なるコード信号ＢＫＳＯに
よってワード・ドライバ５ａが選択され、第１番目のセ
ルアレイｌａの周辺回路のみが動作状態となる。Since REFI is rO, OJ, code signals BKSO to BKS3 of 4 bits rl, O, O, OJ are used to select the first cell array 1a divided into four parts.
Output. Therefore, the word driver 5a is selected by the code signal BKSO of "1", and only the peripheral circuits of the first cell array la are put into operation.
前記立ち下がったＲＡＳ信号が立ち上がると、その立ち
上がりに応答して、ロウ・アドレスセレクタ４はリフレ
ッシュカウンタ８の内容ＲＥＦＯ〜ＲＥＦｎの転送を停
止するとともに、リフレッシュカウンタ８はインクリメ
ントし、内容ＲＥＦＯ〜ＲＥＦｎのうち最下位の内容Ｒ
ＥＦＯのみが「１」となる。When the fallen RAS signal rises, in response to the rise, the row address selector 4 stops transferring the contents REFO to REFn of the refresh counter 8, and the refresh counter 8 increments the contents REFO to REFn. The lowest content R
Only EFO becomes "1".
ソシテ、２番目のＲＡＳ信号が出力されその立ち下がり
に応答して、リフレッシュカウンタ８はその時の内容Ｒ
ＥＦＯ−ＲＥＦｎ （内容Ｒ’ＥＦＯのみが「ｌ」）
をロウ・アドレスセレクタ４に転送する。そして、前記
と同様にロウ・アドレスセレクタ４はブロックデコーダ
６及びロウ・プリデコーダ３にそれぞれのビット内容を
転送することになる。Then, the second RAS signal is output, and in response to its fall, the refresh counter 8 stores the current content R.
EFO-REFn (only content R'EFO is "l")
is transferred to the row address selector 4. Then, similarly to the above, the row address selector 4 transfers the respective bit contents to the block decoder 6 and the row predecoder 3.
この時、ブロックデコーダ６は下位２ビツトの内容ＲＥ
ＦＯがｒｌｊ、ＲＥＦＩがｒ□Ｊ ｒあることから、第
２番目のセルアレイ１ｂを選択するための４ビツトのｒ
Ｏ，１，０，ＯＪなるコード信号ＢＫＳＯ−ＢＫＳ３を
出力する。従って、「ｌ」なるコード信号ＢＫＳＩによ
ってワード・ドライバ５ｂが選択され、第２番目のセル
アレイ１ｂの周辺回路のみが動作状態となる。At this time, the block decoder 6 reads the lower two bits of the content RE.
Since FO is rlj and REFI is r□Jr, the 4-bit r for selecting the second cell array 1b is
A code signal BKSO-BKS3 of O, 1, 0, OJ is output. Therefore, the word driver 5b is selected by the code signal BKSI of "1", and only the peripheral circuits of the second cell array 1b become operational.
ＲＡＳ信号が立ち上がると、その立ち上がりに応答して
、前記と同様にリフレッシュカウンタ８は内容ＲＥＦＯ
−ＲＥＦｎを１つインクリメントして次のセルアレイ１
ｃの動作に備える。そして、以後同様な動作が繰り返さ
れることになる。When the RAS signal rises, the refresh counter 8 outputs the contents REFO in response to the rise.
- Increment REFn by one and move to the next cell array 1
Prepare for operation c. Then, the same operation will be repeated thereafter.
そして、４番目のＲＡＳ信号が立ち上がると、最後のセ
ルアレイｌｄの周辺回路の動作状態が終了するとともに
、リフレッシュカウンタ８はインクリメントして下位３
ビツト目の内容ＲＥＦ２が「１」となる。この内容ＲＥ
Ｆ２はＣＢＲ強制出力回路１３に出力される。ＣＢＲ強
制出力回路１３の出力ＣＢＲ２はこの「１」の内容ＲＥ
Ｆ２、即ちＨレベルの信号に基づいてＬレベルとなり、
それに伴ってＣＢＲ信号もＬレベルとなる。その結果、
ロウ・アドレスセレクタ４はリフレッシュモードから通
常のモードに切り換わり、ロウ・アドレスバッファ７の
内容ＡＯ−Ａｎを選択することになる。Then, when the fourth RAS signal rises, the operating state of the peripheral circuits of the last cell array ld ends, and the refresh counter 8 increments and
The content REF2 of the th bit becomes "1". This content RE
F2 is output to the CBR forced output circuit 13. The output CBR2 of the CBR forced output circuit 13 is the content RE of this "1".
F2, that is, becomes L level based on the H level signal,
Along with this, the CBR signal also goes to L level. the result,
The row address selector 4 switches from the refresh mode to the normal mode and selects the contents AO-An of the row address buffer 7.
このように本実施例においては、電源投入直後において
ＣＢＲ強制強制強制出路回路１利ＢＲ信号を作すロウ・
アドレスセレクタ４をリフレッシュモードにするととも
に、リフレッシュカウンタ８を電源投入とともにリセッ
トしダミーサイクルとしてのＲＡＳ信号に基づいて４つ
に分割したブロックの各セルアレイ１ａ〜１ｄを選択す
るアドレスを作るようにしたので、電源投入直後におい
て、短時間に各ブロックのセルアレイ１ａ〜ｌｄ毎に設
けた周辺回路を確実に１回選択し動作状態にさせること
ができる。In this way, in this embodiment, immediately after the power is turned on, the CBR forced forced out circuit 1 has a low output signal that generates the BR signal.
The address selector 4 is set to refresh mode, the refresh counter 8 is reset when the power is turned on, and an address is created to select each cell array 1a to 1d of the block divided into four based on the RAS signal as a dummy cycle. Immediately after the power is turned on, the peripheral circuits provided for each of the cell arrays 1a to 1d of each block can be reliably selected once and brought into operation in a short time.
又、本実施例においては既存のリフレッシュカウンタ８
をそのまま利用したので、電源投入直後に各セルアレイ
を起動させるための専用のカウンタを設けるのに較べて
はるかにコスト的、高集積化を図る上で有利である。Furthermore, in this embodiment, the existing refresh counter 8
Since it is used as it is, it is much more advantageous in terms of cost reduction and higher integration than providing a dedicated counter for starting each cell array immediately after power is turned on.
尚、本実施例においては４つにブロック分割したセルア
レイ１ａ〜１ｄの周辺回路について説明したが、その分
割数は限定されるものではなく適宜変更して実施しても
よい。この場合、分割数にあわせてＣＢＲ強制出力回路
に転送するリフレッシュカウンタのビット内容をその数
に合わせて変更する必要がある。In this embodiment, the peripheral circuits of the cell arrays 1a to 1d divided into four blocks have been described, but the number of divisions is not limited and may be changed as appropriate. In this case, it is necessary to change the bit contents of the refresh counter to be transferred to the CBR forced output circuit according to the number of divisions.
又、ダミーサイクル信号として中央処理装置から出力さ
れるＲＡＳ信号を使用したが、これに限定されるもので
はなく適宜変更して実施してもよい。Further, although the RAS signal output from the central processing unit is used as the dummy cycle signal, the present invention is not limited to this and may be modified as appropriate.
［発明の効果］
以上詳述したように、本発明の半導体記憶装置によれば
電源投入直後においてダミーサイクル中に各ブロック毎
に設けられた周辺回路を少なくとも１回は選択状態にし
てやり、全ブロックの周辺回路の起動を確実に行うこと
ができる優れた効果がある。[Effects of the Invention] As detailed above, according to the semiconductor memory device of the present invention, the peripheral circuit provided for each block is brought into the selected state at least once during the dummy cycle immediately after power is turned on, and all blocks are This has the excellent effect of reliably starting up peripheral circuits.
第１図は本発明の原理説明図、
第２図は本発明を具体化した半導体記憶装置のブロック
回路図、
第３図はリフレッシュカウンタの各ビットの要部回路図
、
第４図はＣＢＲ判定回路の要部回路図、第５図は第４図
に示すＣＢＲ判定回路のタイムチャート図、
第６図は電源投入検出回路の要部回路図、第７図は第６
図に示す電源投入検出回路の各部の波形図、
第８図はＣＢＲ強制出力回路の要部回路図、第９図は第
８図に示すＣＢＲ強制出力回路の各部の出力波形図、
第１０図は第２図に示すブロック回路のタイムチャート
図である。
図において、
Ｍ１１〜Ｍｉｎはセルアレイ、
Ｍ２１〜Ｍ２ｎは周辺回路、
Ｍ３よ電源投入検出回路、
Ｍ４ｔリフレッシュカウンタ、
Ｍ５よ強制選択回路、
Ｍ６よアドレスセレクタ、
Ｍ７ｔブロックデコーダである。Fig. 1 is a diagram explaining the principle of the present invention, Fig. 2 is a block circuit diagram of a semiconductor memory device embodying the present invention, Fig. 3 is a circuit diagram of main parts of each bit of the refresh counter, and Fig. 4 is CBR judgment. Figure 5 is a time chart diagram of the CBR judgment circuit shown in Figure 4. Figure 6 is a circuit diagram of the main part of the power-on detection circuit.
Figure 8 is a circuit diagram of the main parts of the CBR forced output circuit; Figure 9 is an output waveform diagram of each part of the CBR forced output circuit shown in Figure 8; Figure 10. 3 is a time chart diagram of the block circuit shown in FIG. 2. FIG. In the figure, M11 to Min are cell arrays, M21 to M2n are peripheral circuits, M3 is a power-on detection circuit, M4t is a refresh counter, M5 is a forced selection circuit, M6 is an address selector, and M7 is a block decoder.
Claims (1)
ｎ）と、 ブロック分割された各セルアレイ毎に設けた周辺回路（
Ｍ２１〜Ｍ２ｎ）と、 電源投入を検出する電源投入検出回路（Ｍ３）と、 電源投入検出回路（Ｍ３）の検出信号に基づいてリセッ
トされ、ダミーサイクル信号に基づいてリフレッシュの
ためにブロック分割された各セルアレイ（Ｍ１１〜Ｍ１
ｎ）を順次選択するアドレスをカウントするリフレッシ
ュカウンタ（Ｍ４）と、 電源投入検出回路（Ｍ３）の検出信号とリフレッシュカ
ウンタ（Ｍ４）のアドレスデータに基づいて電源投入直
後であってリフレッシュカウンタ（Ｍ４）が各セルアレ
イ（Ｍ１１〜Ｍ１ｎ）全部のブロック選択アドレスを少
なくとも１回出力するまでの期間、強制的にリフレッシ
ュカウンタ（Ｍ４）のアドレスデータを選択させるため
の指令信号を出力する強制選択回路（Ｍ５）と、強制選
択回路（Ｍ５）の指令信号に基づいてリフレッシュカウ
ンタ（Ｍ４）のアドレスデータを選択するアドレスセレ
クタ（Ｍ６）と、 アドレスセレクタ（Ｍ６）が選択したリフレッシュカウ
ンタ（Ｍ４）のアドレスデータに基づいて各セルアレイ
（Ｍ１１〜Ｍ１ｎ）毎に設けた周辺回路（Ｍ２１〜Ｍ２
ｎ）の１つを選択し、動作状態にするブロックデコーダ
（Ｍ７）と からなる半導体記憶装置。[Claims] A cell array divided into a plurality of blocks (M11 to M1
n), and peripheral circuitry provided for each block-divided cell array (
M21 to M2n), a power-on detection circuit (M3) that detects power-on, and a circuit that is reset based on the detection signal of the power-on detection circuit (M3) and divided into blocks for refreshing based on a dummy cycle signal. Each cell array (M11 to M1
a refresh counter (M4) that counts the addresses that sequentially select n), and a refresh counter (M4) that counts the addresses that are selected immediately after the power is turned on based on the detection signal of the power-on detection circuit (M3) and the address data of the refresh counter (M4). A forced selection circuit (M5) outputs a command signal for forcibly selecting the address data of the refresh counter (M4) until the block selection addresses of all the cell arrays (M11 to M1n) are output at least once. and an address selector (M6) that selects the address data of the refresh counter (M4) based on the command signal of the forced selection circuit (M5), and based on the address data of the refresh counter (M4) selected by the address selector (M6). Peripheral circuits (M21 to M2) provided for each cell array (M11 to M1n)
A semiconductor memory device comprising a block decoder (M7) that selects one of the block decoders (M7) and puts it into an active state.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2070667A JPH03272088A (en) | 1990-03-20 | 1990-03-20 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2070667A JPH03272088A (en) | 1990-03-20 | 1990-03-20 | Semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03272088A true JPH03272088A (en) | 1991-12-03 |
Family
ID=13438249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2070667A Pending JPH03272088A (en) | 1990-03-20 | 1990-03-20 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03272088A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5894446A (en) * | 1997-02-14 | 1999-04-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device operable with reduced current consumption immediately after power-on |
| US5986959A (en) * | 1997-02-14 | 1999-11-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having internal voltage down-converting circuit reducing current consumption upon power ON |
| JP2010135048A (en) * | 2008-12-05 | 2010-06-17 | Hynix Semiconductor Inc | Initialization circuit and bank active circuit using the same |
| JP2011210350A (en) * | 2010-03-30 | 2011-10-20 | Hynix Semiconductor Inc | Semiconductor memory apparatus |
-
1990
- 1990-03-20 JP JP2070667A patent/JPH03272088A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5894446A (en) * | 1997-02-14 | 1999-04-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device operable with reduced current consumption immediately after power-on |
| US5986959A (en) * | 1997-02-14 | 1999-11-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having internal voltage down-converting circuit reducing current consumption upon power ON |
| JP2010135048A (en) * | 2008-12-05 | 2010-06-17 | Hynix Semiconductor Inc | Initialization circuit and bank active circuit using the same |
| JP2011210350A (en) * | 2010-03-30 | 2011-10-20 | Hynix Semiconductor Inc | Semiconductor memory apparatus |
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