JP2615062B2 - Semiconductor storage device - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶技術さらには半導体メモリの
テスト方式に適用して特に有効な技術に関し、例えばダ
イナミックRAM（ランダム・アクセス・メモリ）にテス
ト機能を有する回路を内蔵させる場合に利用して有効な
技術に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique particularly effective when applied to a semiconductor memory technique and a semiconductor memory test method, for example, a technique for testing a dynamic RAM (random access memory). The present invention relates to an effective technique used when a circuit having a function is incorporated.

［従来の技術］ 半導体メモリは、大容量になるほどテスト時間が長く
なる。例えば単純な書込み／読出しサイクルによるテス
ト方式では、メモリの容量が４倍になるとテスト時間も
４倍になってしまう。このようなテスト時間の増加は、
メモリのコストに影響し、メモリの原価に占めるテスト
コストの割合を大きくしてしまう。[Related Art] The test time of a semiconductor memory becomes longer as its capacity increases. For example, in a test method using a simple write / read cycle, when the memory capacity is quadrupled, the test time is quadrupled. This increase in test time
This affects the cost of the memory and increases the ratio of the test cost to the cost of the memory.

そこで、メモリアレイをｎ個（例えば４個）のマット
に分割し、各マットから１ビットずつ計４ビットのデー
タを同時に読み出して、それらの読出しデータをANDゲ
ートの論理回路に入れ、４ビットのデータが全て“H"の
場合には“H"レベルの信号を、また４ビット等のデータ
が全て“L"の場合には“L"レベルの信号を、そして上記
以外の場合はハイインピーダンスの信号をメモリから出
力させ、それを外部のメモリテスタで判定するようにし
た並列テスト方式が提案されている（1985年５月27日
付、電子通信学会技術報告、信学技報Vol.85,No42,SSD8
5−８第７頁〜第12頁参照）。Therefore, the memory array is divided into n (for example, 4) mats, data of a total of 4 bits is read out one by one from each mat at the same time, and the read data is put into a logic circuit of an AND gate, and the 4-bit data is inputted. When the data is all “H”, a “H” level signal is used. When all the 4-bit data is “L”, a “L” level signal is used. A parallel test method has been proposed in which a signal is output from a memory and is determined by an external memory tester (May 27, 1985, IEICE Technical Report, IEICE Technical Report Vol.85, No42) , SSD8
5-8 pages 7 to 12).

［発明が解決しようとする問題点］ 比較すべき期待値データを内部に有していない従来の
半導体メモリにおいては、書込みデータ（４ビット共
通）を保持し、メモリから出力されるチェック信号と比
較判定するための外部メモリテスタが必要であるととも
に、メモリテスタを使用しても、メモリボード上に実装
された状態ではチェック信号のハイインピーダンスを検
出することが非常に困難である。また、テストデータの
書込みの度ごとにメモリテスタによりチェック信号の判
定を行なわなくてはならず、書込みの不良の判定が面倒
であるという問題点があった。[Problems to be Solved by the Invention] In a conventional semiconductor memory which does not have expected value data to be compared, write data (common to 4 bits) is held and compared with a check signal output from the memory. An external memory tester is required for the determination, and it is very difficult to detect the high impedance of the check signal when mounted on a memory board even if the memory tester is used. In addition, it is necessary to determine a check signal by a memory tester every time test data is written, and there is a problem in that determination of writing failure is troublesome.

この発明の目的は、外部メモリテスタを使用すること
なく、容易かつ確実にメモリの書込み不良を検出でき、
しかもテスト時間を短縮できるようにすることにある。SUMMARY OF THE INVENTION It is an object of the present invention to be able to easily and reliably detect a write failure of a memory without using an external memory tester.
Another object is to reduce the test time.

この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。[Means for Solving the Problems] The outline of a typical invention among the inventions disclosed in the present application is as follows.

すなわち、メモリアレイを複数のマットで構成すると
ともに、メモリアレイ内のデータ線に接続されたセンス
アンプとしてラッチ機能を有するものを使用し、かつ各
センスアンプをメモリアレイから切離し可能な構成と
し、あるマット内のメモリセルにデータを書き込むとき
に、選択されない他のマットのセンスアンプをメモリア
レイから切り離してそこに同一の書込みデータを供給し
てラッチさせ、書き込んだデータの読出し時にセンスア
ンプにラッチさせておいたデータと比較して一致したか
否か示す信号を外部へ出力させるようにする。That is, the memory array is constituted by a plurality of mats, a sense amplifier connected to a data line in the memory array having a latch function is used, and each sense amplifier can be separated from the memory array. When writing data to the memory cells in the mat, the sense amplifiers of other mats not selected are separated from the memory array, and the same write data is supplied and latched there.When the written data is read, the sense amplifier latches the data. Then, a signal indicating whether or not the data matches with the stored data is output to the outside.

また、同時に複数のビットにデータを書き込めるよう
な構成にしておいて、複数のビットに関する書込みデー
タと他のマットのセンスアンプのラッチデータとを比較
して、それらの一致／不一致信号の論理をとって外部へ
出力させるようにするものである。Also, in a configuration in which data can be written to a plurality of bits at the same time, the write data for the plurality of bits is compared with the latch data of the sense amplifier of another mat, and the logic of the match / mismatch signal is determined. Output to the outside.

［作用］ 上記した手段によれば、メモリアレイ内のセンスアン
プを期待値データのラッチ手段として利用しており、テ
スト時に外部へ出力される信号も一致／不一致を示す信
号であるため、メモリテスタを使用する必要がないとと
もに、書込みデータが一致しない場合にのみ外部へ出力
される信号が変化されているので、書込み不良の検出が
極めて容易となり、ボード上に実装されても確実に判定
を行なえる。[Operation] According to the above-described means, the sense amplifier in the memory array is used as the means for latching expected value data, and the signal output to the outside during the test is a signal indicating match / mismatch. And the signal output to the outside only when the write data does not match is changed, so that it is extremely easy to detect a write failure, and it is possible to make a reliable determination even when mounted on a board. You.

また、複数ビット同時に判定を行なえるので、テスト
時間の短縮化を図るという上記目的を達成することがで
きる。In addition, since a plurality of bits can be determined at the same time, the above object of shortening the test time can be achieved.

［実施例］ 第１図には、本発明をダイナミックRAMに適用した場
合の一実施例を示す。Embodiment FIG. 1 shows an embodiment in which the present invention is applied to a dynamic RAM.

同図において、符号Ｍ−ARYで示されているのはメモ
リアレイ部であり、この実施例では左右２つのマットに
分割され、各マットごとにセンスアンプSA₁₁,SA₁₂,‥‥
とSA₂₁,SA₂₂,‥‥が設けられている。そして、各センス
アンプSAには、一対のデータ線D,を介してメモリセル
列MC_L,MC_Rが左右にそれ接続されている。メモリセルル
列MCは例えば256個のメモリセルからなる。このよう
に、左右にメモリセル列MC_L,MC_Rが接続されたスンスア
ンプSAが、各マットごとに例えば1024個設けられてい
る。メモリセル列MC内のメモリセルはＸデコーダＸ−DE
Cからの選択信号によって選択され、データ線Ｄまたは
に接続される。In the figure, reference numeral M-ARY denotes a memory array unit. In this embodiment, the memory array unit is divided into left and right mats, and each of the mats has a sense amplifier SA ₁₁ , SA ₁₂ ,.
And SA ₂₁ , SA ₂₂ , and ‥‥. To each sense amplifier SA, the memory cell column MC _L, MC _R is it connected to the left and right via a pair of data lines D. The memory cell array MC includes, for example, 256 memory cells. Thus, the memory cell column MC _L on the left and right, Sunsuanpu SA of MC _R is connected is provided 1024 for example for each mat. The memory cells in the memory cell column MC are X decoders X-DE
It is selected by the selection signal from C and connected to the data line D or.

また、各マットごとに２組のコモン入出力線対i/o₁,i
/o₂が設けられており、各マット内のセンスアップSAは
データ線D,に接続された一対のカラムスイッチQcを介
して交互にコモン入出力線i/o₁,i/o₂に接続されてい
る。カラムスイッチQc₁,Qc₂,‥‥がＹデコーダＹ−DEC
によって選択的にオンされることにより、センスアンプ
SAで増幅された読出しデータがメインアンプMA₁₁,MA₁₂,
MA₂₁,MA₂₂に供給され、更に増幅され、メインアンプMA
₂₂に対応して代表的に示されている出力バッファDOBよ
り出力端子D₀へ出力されるようになっている。なお、左
右のマット内のカラムスイッチQCは、同一列にあるもの
同士が同時にオンされる。Also, two sets of common input / output line pairs i / o ₁ , i
/ o ₂ is provided, and the sense up SA in each mat is alternately connected to the common input / output lines i / o ₁ and i / o ₂ via a pair of column switches Qc connected to the data line D. Have been. Column switches Qc ₁ , Qc ₂ , ‥‥ are Y decoder Y-DEC
Is selectively turned on by the sense amplifier.
The read data amplified by SA is applied to the main amplifiers MA ₁₁ , MA ₁₂ ,
It is supplied to MA ₂₁ and MA ₂₂ and is further amplified.
Corresponds to ₂₂ are outputted from the output buffer DOB which are representatively shown the output terminal D _0. Note that the column switches QC in the left and right mats that are in the same row are simultaneously turned on.

また、各コモン入出力線対i/o₁,i/o₂には、メインア
ンプMA₂₂に対応して代表的に示されている一対の入力ス
イッチS₁,S₂を介して、入力バッファDIBより相補入力デ
ータDi,▲▼が供給可能にされている。Further, each common input / output line pair i / o ₁ , i / o ₂ is connected to an input buffer via a pair of input switches S ₁ , S ₂ which are representatively shown corresponding to the main amplifier MA _22. Complementary input data Di, ▲ ▼ can be supplied from DIB.

通常の読出しまたは書込み時には、ＸデコーダＸ−DE
Cからの選択信号によって、４組の入力スイッチS₁,S₂の
うち一つまたは４組のメインアンプMA₁₁〜MA₂₂の一つが
選択される。During normal reading or writing, the X-decoder X-DE
One of the four sets of input switches S ₁ and S ₂ or one of the four sets of main amplifiers MA _{11 to} MA ₂₂ is selected by the selection signal from C.

この実施例のRAMでは、テスト機能を持たせるため次
のような回路が設けられている。In the RAM of this embodiment, the following circuit is provided to provide a test function.

先ず、各メモリマット内のデータ線D,上には、セン
スアンプSAとメモリセル列MC_L,MC_Rとを切り離すため、
４個の分離用スイッチQs₁,Qs₂,Qs₃Qs₄が各センスアンプ
SAごとに設けられている。この分離用スイッチQs₁〜Qs₄
は、ＸデコーダＸ−DECからの選択信号によって、オン
・オフ制御され、左側のマット内のいずれかのメモリセ
ルが選択されるときは右側のマット内のすべての分離用
スイッチQs₁〜Qs₄がオフされる。First, the data line D in each memory mat, the top, to separate the sense amplifier SA and the memory cell column MC _L, and MC _R,
Four separation switches Qs ₁ , Qs ₂ , Qs ₃ Qs ₄ are each sense amplifier
Provided for each SA. These separation switches Qs _{1 to} Qs ₄
Are controlled on / off by a selection signal from the X decoder X-DEC, and when any memory cell in the left mat is selected, all the separation switches Qs _{1 to} Qs ₄ in the right mat are selected. Is turned off.

また、右側のマット内のいずれかのメモリセルが選択
されるときは左側のマット内のすべての分離用スイッチ
Qs₁〜Qs₄がオフされる。When any memory cell in the right mat is selected, all the separation switches in the left mat are selected.
Qs _{1 to} Qs ₄ are turned off.

さらに、左右のマットごとに設けられた２組のコモン
入出力線i/o₁,i/o₂間を短絡するスイッチMOSQ₁,Q₂,Q₃,Q
₄が設けられており、これらのスイッチMOSQ₁〜Q₄は、外
部から供給されるテストモード信号▲▼とライトイ
ネーブル信号▲▼を入力信号とするゲートG₁によっ
て、テストモードにおける書込み時に信号▲▲およ
び▲▼がもとにロウレベルにされたときにオンさ
れ、左右のマットのコモン入出力線i/o₁,i/o₂に共通の
書込みデータを供給される。Further, switches MOSQ ₁ , Q ₂ , Q ₃ , Q ₃ for short-circuiting between two sets of common input / output lines i / o ₁ , i / o ₂ provided for each of the left and right mats
₄ are provided, and these switches MOSQ _{1 to} Q ₄ are supplied with a signal G at the time of writing in the test mode by a gate G ₁ having a test mode signal ▲ ▼ and a write enable signal ▲ ▼ supplied from the outside as input signals. It is turned on when the signal is set to the low level based on ▲ and ▲ ▼, and common write data is supplied to the common input / output lines i / o ₁ and i / o ₂ of the left and right mats.

また、この実施例においては、左右のマットに対応し
て設けられたメインアンプMA₁₁,MA₁₂とMA₂₁,MA₂₂の出力
信号を入力信号とし、それらの信号の一致／不一致を検
出するためのイクスクルーシブORゲートG₁₁,G₁₂,G₁₃,G
₁₄が設けられ、これらのゲートG₁₁〜G₁₂の出力信号はNA
NDゲートG₂に入力され、その出力信号がデータ出力端子
D₀に出力されるように構成されている。Further, in this embodiment, the output signals of the main amplifiers MA ₁₁ and MA ₁₂ and MA ₂₁ and MA ₂₂ provided corresponding to the left and right mats are used as input signals, and a match / mismatch of those signals is detected. of exclusive OR gate _{G 11, G 12, G 13} , G
₁₄ is provided, the output signal of the gate G ₁₁ ~G ₁₂ is NA
Is input to the ND gate G _2, the output signal is the data output terminal
It is configured to be output to the D _0.

なお、各データ線対D,間に設けられているMOSFETQa
は、データ線の選択の直前に、Vcc/2レベルにプリチャ
ージさせるためのスイッチである。The MOSFET Qa provided between each data line pair D,
Is a switch for precharging to the Vcc / 2 level immediately before selecting the data line.

次に、上記実施例のDRAMにおけるテストモード時の動
作について説明する。Next, the operation in the test mode in the DRAM of the above embodiment will be described.

外部からロウレベルのテストモード信号▲▼が与
えられてテストモードに入ると、先ずデータの書込みに
際してライトイネーブル信号▲▼がロウレベルに変
化されたとき、ゲートG₁の出力信号がハイレベルに変化
して、スイッチMOSQ₁〜Q₄がオンされる。すると、その
ときデータ入力端子より入力バッファDIBに入力された
書込みデータに対応した信号Di,▲▼が、Ｘデコー
ダにより選択的にオンされたスイッチS₁,S₂を介して共
通入出力線i/o₁,i/o₂に供給される。一方、このときま
でにＸデコーダＸ−DECの選択信号によって選択された
メモリセルを有するマットとは逆のマット内の分離用ス
イッチQs₁〜Qs₄は、Ｘ系アドレス信号とライトイネーブ
ル信号▲▼とに基づいて形成される制御信号SHR0,S
HR1またSHR2,SHR3によってオフされ、センスアンプSAが
メモリセル列MCと切り離されているとともに、Ｙデコー
ダＹ−DECの選択信号によって左右のマット内の同一列
にあるカラムスイッチQci同士が同時にオンされ、コモ
ン入出力線i/o₁,i/o₂に接続されている。When the given the low level of the test mode signal ▲ ▼ external entering the test mode, first, when the time of data writing write enable signal ▲ ▼ is changed to the low level, the output signal of the gate G ₁ is changed to the high level , switch MOSQ ₁ ~Q ₄ is turned on. Then, a signal Di, ▲ ▼ corresponding to the write data input to the input buffer DIB from the data input terminal at that time is supplied to the common input / output line i via the switches S ₁ , S ₂ selectively turned on by the X decoder. / o ₁ , i / o ₂ On the other hand, the separation switch Qs ₁ ~Qs ₄ reverse mat the mat having a memory cell selected by the selection signal of the X decoder X-DEC until this time, X-system address signal and the write enable signal ▲ ▼ Control signals SHR0 and SHR formed based on
HR1, SHR2, and SHR3 are turned off, the sense amplifier SA is disconnected from the memory cell column MC, and the column switches Qci in the same column in the left and right mats are simultaneously turned on by the selection signal of the Y decoder Y-DEC. , Common input / output lines i / o ₁ and i / o ₂ .

そのため、入力バッファDIBより供給された書込みデ
ータDi,▲▼は、選択されたメモリセルと、そのメ
モリセルのあるマットとは逆のマット内の同一列のセン
スアンプSAに供給され、ラッチされる。Therefore, the write data Di, ▼ supplied from the input buffer DIB is supplied to the selected memory cell and the sense amplifier SA in the same column in a mat opposite to the mat where the selected memory cell is, and latched. .

次に、データの書込みが終了し、ライトイネーブル信
号▲▼がハイレベルに変化されると、スイッチMOSQ
₁〜Q₄がオフされ、分離用スイッチQs₁〜Qs₄もオフされ
る。そして、アドレス信号に基づいて選択されたメモリ
セル（書込み時と同じ）のデータがセンスアンプSAによ
り増幅され、メインアンプMA₁₁,MA₁₂（またはMA₂₁,M
A₂₂）に供給されると、反対側のマットの上記選択メモ
リセルと同一列のセンスアンプSAにラッチされていたデ
ータがメインアンプMA₂₁,MA₂₂（またはMA₁₁,MA₁₂）に供
給される。そして、これらのメインアンプMA₁₁〜MA₂₂の
増幅信号がイクスクルーシブORゲートG₁₁〜G₁₄に入力さ
れ、互いに一致したときにはゲートの出力がハイレベル
にされる。従って、書込みを行なった２つのメモリセル
から読み出されたデータが、共に反対側のマット内に保
持されている期待値データと一致すると、ゲートG₁₁〜G
₁₄の出力信号がすべてハイレベルとなって、NANDゲート
G₂の出力がロウレベルになる。Next, when the data writing is completed and the write enable signal 信号 changes to high level, the switch MOSQ
₁ to Q ₄ is turned off, isolating switch Qs ₁ ~Qs ₄ is also turned off. Then, the data of the memory cell (same as at the time of writing) selected based on the address signal is amplified by the sense amplifier SA, and the main amplifiers MA ₁₁ and MA ₁₂ (or MA ₂₁ and M
A ₂₂ ), the data latched by the sense amplifier SA in the same column as the selected memory cell on the opposite mat is supplied to the main amplifiers MA ₂₁ and MA ₂₂ (or MA ₁₁ and MA ₁₂ ). You. Then, the amplified signal of the main amplifier MA ₁₁ to MA ₂₂ is inputted to the exclusive OR gate G ₁₁ ~G _14, the output of the gate is at a high level when they match each other. Therefore, when the data read from the two memory cell was subjected to writing, consistent with the expected value data held in both opposite side of the mat, the gate G ₁₁ ~G
All ₁₄ output signals become high level and NAND gate
The output of the G ₂ becomes a low level.

しかして、書込みを行なったメモリセルから読み出さ
れたデータと、センスアンプ内の期待値データが一致し
なかったときはNANDゲートG₂の出力がハイレベルに変化
する。Thus, the output of the NAND gate G ₂ is changed to the high level when the data read from the memory cell was subjected to writing, expected value data in the sense amplifier does not match.

そのため、外部からデータ出力端子D₀レベルがハイレ
ベルかロウレベルかを観測していれば、書込み不良があ
ったことを容易に検出することができる。Therefore, it is possible that the data output terminal D ₀ level from the outside if the observing whether a high level or low level, easily detects that a write failure.

しかも、この実施例のRAMでは、１マット内センスア
ップの数だけデータの書込みを行なっておいて、その後
連続して書込みデータの読出しと比較を行なうことがで
き、データの書込みごとに読出しを行なう必要がない。Moreover, in the RAM of this embodiment, data can be written as many times as the number of sense-ups in one mat, and subsequently, reading and comparison of written data can be continuously performed, and reading is performed every time data is written. No need.

その結果、書込み不良の判定をメモリテスタを使用す
ることなく極めて容易にかつ円滑に実行することができ
る。As a result, the determination of a writing failure can be extremely easily and smoothly performed without using a memory tester.

なお、上記実施例ではメモリアレイを２つのマットに
分割した場合について説明したが、４つあるいは８つ等
に分割して、各マットごとにコモン入出力線の数だけデ
ータの書込み、読出しを行なってそれらを同時に他のマ
ットのセンスアンプにラッチされているデータと比較し
てその結果を出力させるようにしてもよい。In the above embodiment, the case where the memory array is divided into two mats is described. However, the memory array is divided into four or eight, and data is written and read by the number of common input / output lines for each mat. Alternatively, they may be simultaneously compared with the data latched in the sense amplifier of another mat and the result may be output.

また、ラッチ機能を有するセンスアンプとしては第２
図に示すような回路形式が考えられる。同図のセンスア
ンプはCMOS回路で構成した例であり、これに限定される
ものではない。In addition, the sense amplifier having the latch function is the second.
A circuit form as shown in the figure is conceivable. The sense amplifier shown in the figure is an example constituted by a CMOS circuit, and is not limited to this.

第２の回路は、互いに他方の出力端子が自己の入力端
子に接続された一対のCMOSインバータ（Qp₁,Qn₁）と（Q
p₂,Qn₂）とからなる。２つのＰ−MOSQp₁,Qp₂の共通ソー
ス端子はプリチャージMOSQppを介して電源電圧端子Vcc
に接続され、Ｎ−MOSQn₁,Qn₂の共通ソース端子はディス
チャージMOSQnnを介して接地点に接続されている。The second circuit includes a pair of CMOS inverters (Qp ₁ , Qn ₁ ) having the other output terminal connected to its own input terminal and (Qp ₁ )
p ₂ , Qn ₂ ). The common source terminal of the _two P-MOSs Qp ₁ and Qp ₂ is connected to the power supply voltage terminal Vcc via the precharge MOS Qpp.
, And a common source terminal of the N-MOSs Qn ₁ and Qn ₂ is connected to a ground point via a discharge MOS Qnn.

以上説明したようにこの発明は、メモリアレイを複数
のマットで構成するとともに、メモリアレイ内のデータ
線に接続されたセンスアンプとしてラッチ機能を有する
ものを使用し、かつ各センスアンプをメモリアレイから
切離し可能な構成とし、あるマット内のメモリセルにデ
ータわ書き込むときに選択された他のマットのセンスア
ップをメモリアレイから切り離してそこに同一の書込み
データを供給してラッチさせ、書き込んだデータの読出
し時に他のマットにセンスアンプにラッチさせておいた
データと比較して一致したか否か示す信号を外部へ出力
させるようにしたので、メモリアレイ内のセンスアンプ
が期待値データのラッチ手段として利用され、テスト時
に外部へ出力される信号も一致／不一致を示す信号であ
るため、メモリテスタを使用する必要がないとともに、
書込みデータが一致しない場合にのみ外部へ出力される
信号が変化されているので、書込み不良の検出が極めて
容易となり、ボード上に実装されても確実に判定を行な
えるという効果がある。As described above, according to the present invention, a memory array is configured by a plurality of mats, a memory amplifier having a latch function is used as a sense amplifier connected to a data line in the memory array, and each sense amplifier is connected to the memory array from the memory array. When data is written to a memory cell in a certain mat, the sense-up of another selected mat is separated from the memory array, and the same write data is supplied and latched there. At the time of reading, a signal indicating whether or not the data matches the data latched by the sense amplifier in another mat is output to the outside, so that the sense amplifier in the memory array can be used as means for latching expected value data. Since the signals that are used and output to the outside at the time of testing are also signals indicating match / mismatch, the memory test With no need to use,
Since the signal output to the outside is changed only when the write data does not match, it is extremely easy to detect a write failure, and there is an effect that a determination can be made reliably even when mounted on a board.

また、同時に複数のビットにデータを書き込めるよう
な構成にしておいて、複数のビットに関する書込みデー
タと他のマットのセンスアンプのラッチデータとを比較
して、それらの一致／不一致信号の論理をとって外部へ
出力させるようにしたので、複数ビット同時に判定を行
なえるようになり、テスト時間が短縮化されるという効
果がある。Also, in a configuration in which data can be written to a plurality of bits at the same time, the write data for the plurality of bits is compared with the latch data of the sense amplifier of another mat, and the logic of the match / mismatch signal is determined. Output to the outside, the determination can be performed simultaneously for a plurality of bits, which has the effect of shortening the test time.

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。Although the invention made by the inventor has been specifically described based on the embodiments, the present invention is not limited to the above-described embodiments, and various changes can be made without departing from the gist of the invention. Nor.

例えば、上記実施例では、メインアンプMA₁₁〜MA₂₂の
真レベルと偽レベルの２つの信号に対応してそれぞれ比
較用イクスクルーシブORゲートG₁₁〜G₁₄を設けている
が、このゲートは一方の信号についてのみ設けてもよ
い。かた比較用ゲートG₁₁〜G₁₄はイクスクルーシブORゲ
ートに限定されず、ANDゲートのような論理積ゲートで
あってもよい。For example, in the above embodiment, it is provided with the main amplifier MA ₁₁ extensin for comparison respectively corresponding to two signals true level and false level to MA ₂₂ inclusive OR gate G ₁₁ ~G _14, the gate It may be provided only for one signal. Hardness comparison gate G ₁₁ ~G ₁₄ is not limited to the exclusive OR gate may be AND gates such as AND gates.

以上の説明では主として本発明者によってなされた発
明のその背景となった利用分野であるダイナミックRAM
に適用したものについて説明したが、この発明はそれに
限定されず、スタティックRAMやEPROM,EEPROMその他書
込み、読出し可能な半導体記憶装置一般に利用すること
ができる。In the above description, the dynamic RAM, which is the application field which is the background of the invention made mainly by the inventor, has been described.
However, the present invention is not limited to this, and can be used for static RAMs, EPROMs, EEPROMs, and other general writable and readable semiconductor memory devices.

［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。[Effects of the Invention] The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.

すなわち、外部メモリテスタを使用することなく、容
易かつ確実にメモリの書込み不良を検出でき、しかもテ
スト時間を短縮できる。That is, without using an external memory tester, a memory write failure can be detected easily and reliably, and the test time can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明をダイナミックRAMに適用した場合の一
実施例を示す回路構成図、 第２図はセンスアンプの構成例を示す回路図である。 Ｍ−ARY……メモリアレイ、SA₁₁〜SA₂₂……センスアン
プ、D,……データ線、MC_L,MC_R……メモリセル列、MA
₁₁〜MA₂₂……メインアンプ、Ｘ−DEC……Ｘデコーダ、
Ｙ−DEC……Ｙデコーダ、G₁₁〜G₁₄……比較手段。FIG. 1 is a circuit diagram showing an embodiment in which the present invention is applied to a dynamic RAM, and FIG. 2 is a circuit diagram showing a configuration example of a sense amplifier. M-ARY ...... memory array, SA ₁₁ ~SA ₂₂ ...... sense amplifier, D, ...... data line, MC _L, MC _R ...... memory cell columns, MA
_{11 to} MA ₂₂ ...... Main amplifier, X-DEC ... X decoder,
Y-DEC ...... Y decoder, G ₁₁ ~G ₁₄ ...... comparing means.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 和田 省治 東京都小平市上水本町1448番地 日立超 エル・エス・アイエンジニアリング株式 会社内 (72)発明者 宮武 伸一 東京都小平市上水本町1448番地 日立超 エル・エス・アイエンジニアリング株式 会社内 (72)発明者 有働 信治 東京都小平市上水本町1448番地 日立超 エル・エス・アイエンジニアリング株式 会社内 (56)参考文献 特開 昭63−177394（ＪＰ，Ａ) 特開 昭63−209096（ＪＰ，Ａ) ──────────────────────────────────────────────────の Continuing on the front page (72) Inventor Shoji Wada 1448, Kamizuhoncho, Kodaira-shi, Tokyo Within Hitachi Ultra LSE Engineering Co., Ltd. Hitachi Ultra LSE Engineering Co., Ltd. (72) Inventor Shinji 1448 Kamimizu Honcho, Kodaira-shi, Tokyo Hitachi Ultra LSI Engineering Co., Ltd. (56) References JP-A-63-177394 JP, A) JP-A-63-209096 (JP, A)

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】複数のワード線と複数のデータ線と、かか
る複数のワード線と複数のデータ線との交点に複数のメ
モリセルが設けられたメモリマットの複数個からなるメ
モリアレイと、 上記複数のメモリマットに対応して設けられた１ないし
複数のコモン入出力線と、 上記それぞれのメモリマットのデータ線に第１のスイッ
チを介して接続されるラッチ機能を持つセンスアンプ
と、 上記センスアンプの入出力ノードと対応する上記コモン
入出力線との間に設けられたカラムスイッチと、 上記ワード線とデータ線の選択信号を形成するアドレス
選択回路と、 上記複数のメモリマットのうち異なる一対のメモリマッ
トに対応したコモン入出力線を接続する第２のスイッチ
と、 上記複数のコモン入出力線に対応して設けられた複数の
メインアンプと、 上記複数のメインアンプのうち上記一対のメモリマット
に対応した出力信号の一致／不一致を検出する比較手段
とを備え、 テストモードの書き込み動作において、少なくとも上記
一対のメモリマットの上記カラムスイッチを共通に選択
し、上記第２のスイッチと一対のメモリマットのうちテ
ストを行うべき一方のメモリマット側上記第１のスイッ
チをオン状態にし、他方のメモリマット側上記第１スイ
ッチをオフ状態にして同じ書き込みデータを上記一方の
メモリマットのメモリセルと他方のメモリマットのセン
スアンプに同時に書き込み、 テストモードの読み出し動作において、少なくとも上記
一対のメモリマットの上記カラムスイッチを共通に選択
し、上記第２のスイッチをオフ状態にするとともに、上
記一方のメモリマットの選択されたメモリセルからの記
憶情報を上記センスアンプ及びメインアンプを通して出
力させ、上記他方のメモリマットのセンスアンプに保持
された書き込みデータを上記メインアンプを通して出力
させ、上記比較手段により比較して一致／不一致信号を
出力させてなることを特徴とする半導体記憶装置。A memory array including a plurality of memory mats each including a plurality of word lines and a plurality of data lines, and a plurality of memory cells provided at intersections of the plurality of word lines and the plurality of data lines; One or more common input / output lines provided corresponding to a plurality of memory mats; a sense amplifier having a latch function connected to a data line of each of the memory mats via a first switch; A column switch provided between the input / output node of the amplifier and the corresponding common input / output line, an address selection circuit for forming a word / data line selection signal, and a different pair of the plurality of memory mats Switch for connecting a common input / output line corresponding to the memory mat, and a plurality of main amplifiers provided corresponding to the plurality of common input / output lines Comparing means for detecting a match / mismatch of output signals corresponding to the pair of memory mats among the plurality of main amplifiers, wherein at least the column switches of the pair of memory mats are shared during a write operation in a test mode. And setting the first switch of one memory mat to be tested out of the second switch and the pair of memory mats to the ON state, and turning the first switch of the other memory mat to the OFF state to be the same. The write data is simultaneously written to the memory cells of the one memory mat and the sense amplifiers of the other memory mat. In the read operation in the test mode, at least the column switches of the pair of memory mats are commonly selected, and Turn off the switch and select one of the memory mats. The stored information from the memory cell is output through the sense amplifier and the main amplifier, and the write data held in the sense amplifier of the other memory mat is output through the main amplifier. A semiconductor memory device which outputs a mismatch signal.