JPS6153753B2 - - Google Patents

Description

【発明の詳細な説明】[Detailed description of the invention]

本発明は、複数個の処理装置とメモリ間のバス
制御に関するもので、特に、バスを時間で分割し
てデータ転送を行う方式に適用される高速データ
転送を可能にしてなるメモリバスデータ転送装置
に関するものである。 従来より、処理性能を向上させるため、第１図
に示すように複数個の処理装置（プロセツサ）１
１を設け、１つのメモリ１２を共有して、各処理
装置１１が独立に処理を実行できるようにしたい
わゆるマルチプロセツサ構成が採用されている。
マルチプロセツサ構成を採用した時、メモリ１２
と処理装置１１を接続するバス構成として種々の
方式が考案されているが、第１図に示すようにコ
ストの面で最適である一組のバス１３を時分割し
て共有するバス構成を採用するものが多い。この
方式を以後、時分割制御メモリバス方式と呼ぶ。 時分割制御メモリバス方式におけるバス占有の
代表的な一例を第２図を用いて説明する。バスは
クロツク２０で制御され、各処理装置１１から個
別にはられた要求２１がクロツクに同期して出力
されると選択回路２２で、バスの占有権の選択が
与えられる。第２図の例では、第１の処理装置Ｐ
１がまず選択権を得、次にＰ２，Ｐ１，Ｐ３の順
に選択権が移動し、いずれの処理装置から要求も
ないサイクルがあり、次にＰ２の処理装置が選択
権を獲得している模様が示されている。 上記方式でメモリバスを共有しようとすると、
メモリバス上には、各処理装置とメモリ間の情報
として、アドレス情報、データ情報の転送が必要
となり、複数の処理装置１１からの要求に応じら
れるだけのスループツトを確保できなくなり、一
方各情報によつて、信号線を独立に持たせるよう
にすることは、実装上の制限から困難となる。 本発明の目的は、各情報のデータ確定のタイミ
ングが、情報の性質によつて異なつていることに
注目して、時分割制御メモリバスのスループツト
を増大できるメモリバスデータ転送方法を提供す
るにある。 本発明の特徴は、メモリバス上を転送させる情
報の内、アドレス情報は、処理装置１１の特性か
ら、バス占有の要求が出力された時には確定して
いるのに対し、データ情報は、いく分遅れること
を用いて、転送可能な情報量を倍増させるように
したものである。即ち、マシンサイクルを、メモ
リバス上の転送するデータの種類に応じて時分割
し、その各時分割した対応タイミングの中で対応
種類データを転送せしめることとした。 以下で図を使用して本発明の一実施例を説明す
る。第３図は、メモリインターフエイス制御部の
ブロツク図を信号線を中心にして示したもので、
新たに３つの選択回路５０、タイミング制御部４
９が示されている。メモリバス上を転送される情
報は、前述記したように、メモリのアドレス情
報、メモリからの読み出しデータ情報、メモリへ
の書き込みデータ情報の３種類に分類される。 これらの内、アドレス情報は、メモリ１２への
要求が出力される前に、処理装置１１内の演算器
４１を用いて計算され、アドレスレジスタ４２に
セツトされている。このため、マシンサイクルの
最初からメモリバス１３上にオンバスすることが
可能である。一方、メモリからの読み出しデータ
は、マシンサイクルの最初から確定している必要
はなく、たとえば、処理装置１１内に高速緩衡記
憶であるキヤツシユメモリ４３を持つている場合
はマシンサイクルの最後までに、キヤツシユメモ
リ４３内に書き込み可能となるタイミングでデー
タが確定すればよい。他方、メモリへの書き込み
データについては、処理装置内のレジスタフアイ
ル４４から出力する時間が必要となり、マシンサ
イクルの最初からデータを確定させるためには、
書き込みデータ用バツフアを設けなければなら
ず、処理性能の低下をまねく。 以上述べたように、処理装置１１の性格から、
メモリバス１３上にオンバスできる条件は、アド
レス情報は、マシンサイクルの最初、メモリ読み
出しデータは、中間に、書き込みデータは、最後
の部分が適当であり、一方、エラー処理（パリテ
イエラーチエツク）を転送後に行うようにすれ
ば、メモリバス１３上のデータ転送自体には、１
マシンサイクルの時間を必要としない。このエラ
ー処理（パリテイエラーチエツク）とは、メモリ
の読み出しデータをチエツクするためのパリテイ
エラーチエツクではなく、メモリバス上のエラー
チエツクである。即ち、メモリバスは複数の
CPUで共用するため、バスの故障等によるバス
エラーが発生することはシステムのトータルな信
頼性に対し重大な影響をもたらす。そのため、バ
スにデータを転送する際、その送信側でパリテイ
を付加し、そのパリテイを受けとつた受信側でパ
リテイチエツクを行う必要がある。このパリテイ
チエツクは、書き込み時、読み出し時いずれで
も、アドレス及びデータについて行つている。即
ち、読み出し時に於いては、そのアドレスについ
てはパリテイをCPU側で付加しメモリ側でその
送信されてきたアドレスについてパリテイチエツ
クを行い、そのアドレスに従つて読み出されたデ
ータについてはメモリ側でパリテイを付加し、そ
のパリテイチエツクをCPU側で行う。書き込み
については、アドレス、書き込みデータの両者に
ついて、パリテイ付加は、CPU側、そのパリテ
イチエツクはメモリ側で行うようにしている。以
上の経過から明らかなように、マシンサイクルを
分割し、各分割されたタイミングで、それぞれ、
アドレス、読み出しデータの転送を行うようにす
ることが可能となる。 上記制御方式を採るため、タイミング制御部４
９からは、第４図のタイムチヤートで示されるタ
イミング１４（Ｔ０，Ｔ１，Ｔ２）が出力され
る。１マシンサイクルは、タイミングＴ０の立下
りから立下りまでで規定される。 各処理装置１１からは、アドレス情報転送要求
用の信号PiADDRREQ（ｉ＝１，２……）３
１，書き込み情報転送要求用信号PiWDREQ（ｉ
＝１，２……）３２が選択回路５０に出力され
る。一方、読み出し情報転送要求用信号
PiRDREQ（ｉ＝１，２……）３３は、メモリ１
２より出力される。 以後説明を簡単にするため、ｉ＝１，すなわち
第１番目の処理装置１１と、メモリ１２のデータ
転送制御について述べる。 まず第１に第４図を用いて、処理装置１１から
メモリ書き込み要求が発生した場合を説明する。
処理装置１１は、アドレス演算終了のマシンサイ
クルのタイミング２で、P1ADDRREQ３１を
選択回路５０に出力する。選択回路５０は、２
の間に、選択制御を終了し、次のタイミング０
において、アドレスレジスタ４２の出力を許可す
る信号６１、並びにメモリ内のアドレスバツフア
４６へのセツトを許可する信号６２を出力する。
この２つの信号によつて、処理装置１１内のアド
レス情報がメモリ１２に送出される。メモリ１２
内部では、転送されたアドレス情報の前述したエ
ラーチエツクを、次のタイミング１で実施し、
エラー時はその旨を処理装置１１にエラー信号線
７０を用いて知らせる。（図で破線で示す） 前記メモリ要求はメモリへの書き込み要求であ
るから、１でP1WDREQ信号３２が出力され、
選択回路５０からの信号６３により、タイミング
２で、メモリバス１３にレジスタフアイル４４
の内容がオンバスされる。一方メモリ側１２へは
選択回路５０からの信号６４により、タイミング
２の終了時に、メモリバス上のデータが、書き
込みデータバツフア４７にセツトされる。バツフ
アにセツトされたデータは、タイミングＴ０時に
エラーチエツクが行われ、エラー発生時にはその
旨を処理装置１１に送出する。（図で破線で示
す） 一方、前記メモリ要求がメモリからの読み出し
要求の場合は、図５に示すように制御される。処
理装置１１からのアドレス送出時に、メモリ１２
内部には、アドレス情報の他に、メモリ要求を行
なつた処理装置ナンバーがたくわえられる。メモ
リの読み出しが終了した時、メモリは選択回路５
０に対し、前記処理装置ナンバーを要求信号
PiRDREQ信号３３として、タイミング０で出
力する。選択回路５０は、要求信号PiRDREQ信
号３３より、０の終了時までに選択を行い、選
択信号６５により、タイミング１で、メモリバ
ス１３に、読み出し用データレジスタ４８からデ
ータが出力される。本データは、タイミング１
の終了時に処理装置１１内のキヤツシユメモリ４
３に書き込まれる。エラーのチエツクは、次のサ
イクルＴ２で実施され、エラー発生時は、エラー
信号７０が出力され、処理装置１１に割込が発生
し、エラー処理が実行される。 以上述べてきたことをまとめると、転送データ
が、アドレス情報、読み出しデータ、書き込みデ
ータによつて、第１表に示すようなタイミング
で、バスの選択、転送、エラーチエツクが実施さ
れる。 The present invention relates to bus control between a plurality of processing units and memories, and in particular, a memory bus data transfer device that enables high-speed data transfer applied to a method of dividing a bus in time and transferring data. It is related to. Conventionally, in order to improve processing performance, a plurality of processing devices (processors) 1 are used as shown in Fig. 1.
1, a so-called multiprocessor configuration is adopted in which one memory 12 is shared so that each processing device 11 can independently execute processing.
When adopting a multiprocessor configuration, memory 12
Although various bus configurations have been devised for connecting the processing unit 11 and the processing unit 11, a bus configuration in which a set of buses 13 is shared in a time-sharing manner is adopted as shown in Fig. 1, which is optimal in terms of cost. There are many things to do. This method will hereinafter be referred to as a time-division control memory bus method. A typical example of bus occupancy in the time division control memory bus system will be described with reference to FIG. The bus is controlled by a clock 20, and when individual requests 21 from each processing device 11 are output in synchronization with the clock, a selection circuit 22 selects the right to occupy the bus. In the example of FIG. 2, the first processing device P
1 first gets the selection right, then the selection right moves in the order of P2, P1, and P3, there is a cycle in which there is no request from any processing device, and then it seems that the processing device P2 acquires the selection right. It is shown. If you try to share the memory bus using the above method,
On the memory bus, it is necessary to transfer address information and data information between each processing device and the memory, making it impossible to secure enough throughput to respond to requests from multiple processing devices 11. Therefore, it is difficult to provide independent signal lines due to implementation limitations. An object of the present invention is to provide a memory bus data transfer method that can increase the throughput of a time-division control memory bus, paying attention to the fact that the timing of data determination for each piece of information differs depending on the nature of the information. . A feature of the present invention is that among the information transferred on the memory bus, address information is fixed by the time a bus occupancy request is output due to the characteristics of the processing device 11, whereas data information is This delay is used to double the amount of information that can be transferred. That is, the machine cycle is time-divided according to the type of data to be transferred on the memory bus, and the corresponding type of data is transferred within each time-divided corresponding timing. An embodiment of the invention will be explained below using the figures. Figure 3 shows a block diagram of the memory interface control unit, focusing on signal lines.
Three new selection circuits 50 and timing control section 4
9 is shown. As described above, the information transferred on the memory bus is classified into three types: memory address information, read data information from the memory, and write data information to the memory. Of these, address information is calculated using the arithmetic unit 41 in the processing device 11 and set in the address register 42 before a request is output to the memory 12. Therefore, it is possible to put the memory bus 13 on the memory bus 13 from the beginning of the machine cycle. On the other hand, the data read from the memory does not need to be fixed from the beginning of the machine cycle; for example, if the processing unit 11 has a cache memory 43 that is a high-speed buffer memory, the data read from the memory does not have to be fixed from the beginning of the machine cycle. In other words, the data may be determined at the timing when it becomes possible to write into the cache memory 43. On the other hand, data written to memory requires time to be output from the register file 44 in the processing device, and in order to confirm the data from the beginning of the machine cycle,
A buffer for write data must be provided, leading to a decrease in processing performance. As mentioned above, due to the characteristics of the processing device 11,
The conditions for on-bus on the memory bus 13 are that address information is appropriate at the beginning of the machine cycle, memory read data is appropriate in the middle, and write data is appropriate at the end, and error processing (parity error check) is appropriate. If it is performed after the transfer, the data transfer itself on the memory bus 13 requires 1
Does not require machine cycle time. This error processing (parity error check) is not a parity error check for checking data read from the memory, but an error check on the memory bus. In other words, the memory bus
Since it is shared by the CPU, the occurrence of a bus error due to a bus failure has a serious impact on the total reliability of the system. Therefore, when data is transferred to the bus, it is necessary to add parity on the sending side and perform a parity check on the receiving side that receives the parity. This parity check is performed on addresses and data both during writing and reading. That is, when reading, parity is added to the address on the CPU side, a parity check is performed on the transmitted address on the memory side, and data read according to that address is checked on the memory side. Parity is added and the parity check is performed on the CPU side. Regarding writing, parity is added to both the address and the write data on the CPU side, and the parity check is performed on the memory side. As is clear from the above process, the machine cycle is divided, and at each divided timing,
It becomes possible to transfer addresses and read data. In order to adopt the above control method, the timing control section 4
9 outputs timing 14 (T0, T1, T2) shown in the time chart of FIG. One machine cycle is defined from the falling edge to the falling edge of timing T0. Each processing device 11 sends a signal PiADDRREQ (i=1, 2...) 3 for requesting address information transfer.
1. Write information transfer request signal PiWDREQ (i
=1, 2...)32 is output to the selection circuit 50. On the other hand, the read information transfer request signal
PiRDREQ(i=1,2...)33 is memory 1
Output from 2. Hereinafter, to simplify the explanation, data transfer control for i=1, that is, the first processing device 11 and the memory 12, will be described. First, a case where a memory write request is issued from the processing device 11 will be explained using FIG.
The processing device 11 outputs P1ADDRREQ31 to the selection circuit 50 at timing 2 of the machine cycle when the address calculation ends. The selection circuit 50 has two
During this period, the selection control is finished and the next timing 0
At this point, a signal 61 for permitting output from the address register 42 and a signal 62 for permitting setting to the address buffer 46 in the memory are output.
Address information within the processing device 11 is sent to the memory 12 by these two signals. memory 12
Internally, the error check described above for the transferred address information is performed at the next timing 1, and
When an error occurs, the error signal line 70 is used to notify the processing device 11 of the error. (Indicated by a broken line in the figure) Since the memory request is a write request to the memory, the P1WDREQ signal 32 is output at 1,
A signal 63 from the selection circuit 50 causes the register file 44 to be transferred to the memory bus 13 at timing 2.
The contents of are displayed on the bus. On the other hand, on the memory side 12, data on the memory bus is set in the write data buffer 47 at the end of timing 2 by a signal 64 from the selection circuit 50. The data set in the buffer is checked for errors at timing T0, and when an error occurs, a notification to that effect is sent to the processing device 11. (Indicated by a broken line in the figure) On the other hand, when the memory request is a read request from the memory, control is performed as shown in FIG. When the address is sent from the processing device 11, the memory 12
In addition to address information, the processing device number that made the memory request is stored inside. When the reading of the memory is completed, the memory is selected by the selection circuit 5.
0, sends a request signal for the processing device number.
It is output as the PiRDREQ signal 33 at timing 0. The selection circuit 50 makes a selection based on the request signal PiRDREQ signal 33 until the end of 0, and data is outputted from the read data register 48 to the memory bus 13 at timing 1 based on the selection signal 65. This data is timing 1
At the end of the process, the cache memory 4 in the processing device 11 is
Written in 3. Error checking is carried out in the next cycle T2, and when an error occurs, an error signal 70 is output, an interrupt is generated in the processing device 11, and error processing is executed. To summarize what has been described above, bus selection, transfer, and error checking are performed on transfer data at the timings shown in Table 1, depending on address information, read data, and write data.

【表】 一つの転送についてみれば、１マシンサイクル
必要であるが、メモリバスを使用する転送のみに
ついて考察すると、1/3マシンサイクルしか使用
しておらず、メモリバスの転送スループツトが３
倍に向上していることが明らかである。 次に選択回路５０の制御方式について説明す
る。第６図は、処理装置の台数が４台の場合のア
ドレス要求信号線PiADDRREQ（ｉ＝１，２，
３，４）３１に対応した選択回路を示したもので
ある。各要求信号線３１に対し、優先選択を行
い、選択結果、並びに要求があつたことを示す信
号７１をレジスタ７２にタイミングＴ２の立上り
でセツトする。レジスタ７２は、セツトされた結
果をＴ０の終了時まで保持しておき選択結果は、
各処理装置への信号６１となつて送出され、本信
号が１の時、タイミングＴ０で、メモリバスへ要
求のあつた処理装置１１からのアドレス情報がオ
ンバスされる。一方、信号７１のレジスタ７２の
セツト結果は、信号６２となつてメモリ１２へ送
られ、メモリ１１２は本信号６２によつて、アド
レスバツフア４６へメモリバス１３上のデータを
セツトする。 選択回路５０は優先選択回路となつているた
め、同時に２つ以上の要求があつた場合は、処理
装置ナンバーの若い方の要求が先に選択される。 第６図は、アドレス要求に対応した選択回路で
あるが、書き込み要求に対する選択回路も、前記
したように、選択の動作タイミング、データ転送
のタイミングを1/3サイクルずらすだけで同一の
回路構成で実施できる。一方、読み出し要求に対
しては、データ転送の方向が、上記とは逆方向と
なり、送出側がメモリ１個、転送先が複数の処理
装置で、要求元が１ケ所であるため特に選択回路
は必要ではないが、回路構成を同一にして、論理
を簡単にするため、同じ選択回路５０を使用する
ことが可能である。 以上、本発明の一実施例によれば、従来の時分
割制御メモリバス方式の転送に比較して、データ
信号線を増加することなく、タイミング信号を含
む若干の制御信号線の増加で、更に３倍のスルー
プツトを達成することが可能となる。 本発明で扱う転送データの種類としては、アド
レス情報、メモリ書き込み情報、メモリ読み出し
情報の他に、メモリのエラー情報がある。例え
ば、エラーコレクテイングコード（error
correcting code）を用いたICメインメモリのシ
ングルビツトエラーを、CPUにとり込む時のエ
ラーを起したアドレス情報、データ情報がそれに
該当する。尚、実施例ではＴ０，Ｔ１，Ｔ２の３
分割方式による転送形式を採用しているが、２分
割方式の事例もありうる。例えば、最初にアドレ
スを送り、後半のサイクルで書き込み、読み出し
情報を送るやり方である。この事例は、キヤツシ
ユメモリが遅いため、CPUの入口にメモリ読み
出し用のバツフアレジスタ（メモリ）を設けてお
き、一度データをセツトしておき、次のマシンサ
イクルでキヤシユメモリに書き込むように制御す
る場合に該当している。 本発明によれば、１マシンサイクルの間に数回
メモリと処理装置間の情報転送が可能となり、メ
モリバスのスループツトを大幅に向上させること
ができる。[Table] One machine cycle is required for one transfer, but if we consider only the transfer using the memory bus, only 1/3 machine cycle is used, and the transfer throughput of the memory bus is 3.
It is clear that the improvement has been doubled. Next, a control method for the selection circuit 50 will be explained. FIG. 6 shows address request signal lines PiADDRREQ (i=1, 2,
3, 4) shows a selection circuit corresponding to 31. Priority selection is made for each request signal line 31, and the selection result and a signal 71 indicating that a request has been made are set in the register 72 at the rising edge of timing T2. The register 72 holds the set result until the end of T0, and the selected result is
It is sent as a signal 61 to each processing device, and when this signal is 1, address information from the processing device 11 that has requested the memory bus is placed on the memory bus at timing T0. On the other hand, the result of the setting of the register 72 by the signal 71 is sent to the memory 12 as a signal 62, and the memory 112 uses this signal 62 to set the data on the memory bus 13 in the address buffer 46. Since the selection circuit 50 is a priority selection circuit, if two or more requests are received at the same time, the request with the smaller processing device number is selected first. Figure 6 shows a selection circuit corresponding to an address request, but the selection circuit for a write request can also have the same circuit configuration by simply shifting the selection operation timing and data transfer timing by 1/3 cycle, as described above. Can be implemented. On the other hand, for a read request, the direction of data transfer is opposite to the above, the sending side is one memory, the transfer destination is multiple processing devices, and the request source is one place, so a selection circuit is especially necessary. However, it is possible to use the same selection circuit 50 to keep the circuit configuration the same and simplify the logic. As described above, according to an embodiment of the present invention, compared to the conventional time-division control memory bus type transfer, the number of control signal lines including timing signals can be increased without increasing the number of data signal lines. It becomes possible to achieve three times the throughput. The types of transfer data handled by the present invention include address information, memory write information, memory read information, and memory error information. For example, the error correcting code (error
This applies to the address information and data information that caused the error when importing a single bit error in the IC main memory using the correcting code (correcting code) into the CPU. In addition, in the example, 3 of T0, T1, and T2
Although we have adopted a transfer format using a split method, there may also be cases where a two-part method is used. For example, an address may be sent first, and write and read information may be sent in the second half of the cycle. In this case, since the cache memory is slow, a buffer register (memory) for reading memory is provided at the entrance of the CPU, data is set once, and the data is controlled to be written to the cache memory in the next machine cycle. Applicable to the case. According to the present invention, information can be transferred between the memory and the processing unit several times during one machine cycle, and the throughput of the memory bus can be greatly improved.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はマルチプロセツサ構成を示した図、第
２図は、従来の時分割制御メモリバス方式におけ
るバス占有の代表的な一例を示した図、第３図は
本発明の一実施例のメモリインターフエイス制御
部のブロツク図を信号線を中心に示した図、第４
図はメモリ書き込み時のアドレス送出から書き込
みデータ転送までのタイムチヤートを示した図、
第５図は、メモリ読み出し時のアドレス送出から
読み出しデータを転送するまでのタイムチヤート
を示した図、第６図は、アドレス転送要求の選択
回路を示した図である。 １１…処理装置、１２…メモリ、１３…メモリ
バス、４９…タイミング制御部、５０…選択回
路。 FIG. 1 is a diagram showing a multiprocessor configuration, FIG. 2 is a diagram showing a typical example of bus occupancy in a conventional time-division control memory bus system, and FIG. 3 is a diagram showing an embodiment of the present invention. Figure 4 shows a block diagram of the memory interface control unit with a focus on signal lines.
The figure shows a time chart from address sending to write data transfer during memory writing.
FIG. 5 is a diagram showing a time chart from sending an address to transferring read data during memory reading, and FIG. 6 is a diagram showing a selection circuit for an address transfer request. DESCRIPTION OF SYMBOLS 11... Processing device, 12... Memory, 13... Memory bus, 49... Timing control part, 50... Selection circuit.

Claims (1)

【特許請求の範囲】 １ メモリと、複数のプロセツサと、共用の情報
転送用メモリバスと、上記複数個の複数のプロセ
ツサのそれぞれと上記メモリとの間のデータ転送
時に、上記メモリバスを時分割で使用して複数個
のプロセツサのそれぞれとメモリとの間のデータ
転送を行わせる制御を行う制御手段と、より成る
マルチプロセツサにおいて、 上記バス上を転送されるデータの種類に応じた
選択回路を設け、各選択回路は、自己対応データ
種類別にマシンサイクルを時分割し、この時分割
のタイミングで自己対応する種類のデータをメモ
リバスを介して転送せしめる手段を備えてなるマ
ルチプロセツサのメモリバスデータ転送装置。 ２ メモリと、複数のプロセツサと、共用の情報
転送用メモリバスと、上記複数個のプロセツサの
プロセツサのそれぞれと上記メモリとの間のデー
タ転送時に、上記メモリバスを時分割で使用して
複数個のプロセツサのそれぞれとメモリとの間の
データ転送を行わせる制御を行う制御手段と、よ
り成るマルチプロセツサにおいて、 上記バス上を転送されるアドレス、読出しデー
タ、書込みデータのそれぞれに対応する第１，第
２，第３の選択回路を設け、第１の選択回路はマ
シンサイクルの第１時分割のタイミングでアドレ
スをメモリバスを介して転送せしめる制御手段、
第２の選択回路はマシンサイクルの第２時分割の
タイミングで読出しデータをメモリバスを介して
転送せしめる制御手段，第３の選択回路はマシン
サイクルの第３時分割のタイミングで書込みデー
タをメモリバスを介して転送せしめる制御手段、
をそれぞれ備えてなるマルチプロセツサのメモリ
バスデータ転送装置。[Scope of Claims] 1. A memory, a plurality of processors, a shared memory bus for information transfer, and time sharing of the memory bus during data transfer between each of the plurality of processors and the memory. a control means for controlling data transfer between each of the plurality of processors and the memory; and a selection circuit according to the type of data transferred on the bus. and each selection circuit time-divides the machine cycle according to the self-corresponding data type, and transfers the self-corresponding type of data via the memory bus at the timing of this time division. Bus data transfer device. 2. When transferring data between a memory, a plurality of processors, a shared memory bus for information transfer, and each of the processors of the plurality of processors and the memory, the memory bus is used in a time-sharing manner to a control means for controlling data transfer between each of the processors of the processor and the memory; , second and third selection circuits are provided, and the first selection circuit causes the address to be transferred via the memory bus at the timing of the first time division of the machine cycle;
The second selection circuit transfers the read data via the memory bus at the second time division timing of the machine cycle, and the third selection circuit transfers the write data to the memory bus at the third time division timing of the machine cycle. control means for causing transmission via;
A multiprocessor memory bus data transfer device comprising: