JPH03263265A - Vector processor - Google Patents
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Abstract
Description
【発明の詳細な説明】
技術分野
本発明はベクトル処理装置に関し、特に命令実行部と命
令制御部とを備えたベクトル処理装置の命令制御部に関
するものである。TECHNICAL FIELD The present invention relates to a vector processing device, and more particularly to an instruction control section of a vector processing device that includes an instruction execution section and an instruction control section.
従来技術
従来、この種のベクトル処理装置では、命令実行情報を
格納するスタック手段の先頭に格納された命令実行情報
の中の更新ベクトルレジスタの指定及び参照ベクトルレ
ジスタの指定に対１４．で、命令処理部のリソースの使
用状態をチエツクし、競合がなければ、スタック手段の
先頭の命令に閃【２て実行を指示し、続いてスタック手
段の先頭から２番１１に格納されていた命令が、スタッ
ク手段の先頭に新たに格納され、同様のチエツクを行な
い、実行指示を行なうという動作を繰返すという方式と
なっている。すなわち、常に命令の角子読を行なった順
番の通りに、次々と命令の実行指示を行なう構成になっ
ている。Prior Art Conventionally, in this type of vector processing device, 14. Then, the resource usage status of the instruction processing unit is checked, and if there is no conflict, the instruction at the top of the stack is instructed to be executed, and then the instructions stored in the second and eleventh instructions from the top of the stack are executed. The method is such that an instruction is newly stored at the top of the stack means, a similar check is performed, and an execution instruction is issued, which is repeated. That is, the configuration is such that commands are always issued one after another in the order in which the commands are read.
たとえば、
ＶＡＤＤ Ｖ２ 、ＶＤ 、ＶＩ
ＶＭＰＹ ＶＢ 、Ｖ２ 、Ｖ３
ＶＡＮＤ Ｖ７ 、Ｖ４ 、Ｖ５
という命令列について考えると、第１の命令はベクトル
レジスタＶＯ，Ｖｌの各要素毎の加算結果をベクトルレ
ジスタｖ２に格納する命令であり、第２の命令はベクト
ルレジスタＶ２．Ｖ８の各要素毎の乗算糖果をベクトル
レジスタＶＢに格納する命令であり、また第３の命令は
ベクトルレジスタＶ４．Ｖ５の各要素毎の論理演算結果
をベクトルレジスタｖ７に格納する命令である。For example, considering the instruction sequence VADD V2, VD, VI VMPY VB, V2, V3 VAND V7, V4, V5, the first instruction stores the addition result of each element of vector registers VO and Vl in vector register v2. The second instruction is to register vector register V2. This is an instruction to store the multiplication result for each element of V8 in vector register VB, and the third instruction is to store vector register V4. This is an instruction to store the logical operation results for each element of V5 in vector register v7.
この様な命令列について、上述した従来のベクトル処理
装置では、第２の命令の演算オペランドとして使用して
いるベクトルレジスタｖ２は、第１の命令の演算結果で
あるため、第１の命令の演算結果がベクトルレジスタＶ
２に格納されるまで、第２の命令の演算の実行指示を出
さないように制御することになる。Regarding such an instruction sequence, in the conventional vector processing device described above, since the vector register v2 used as the operation operand of the second instruction is the operation result of the first instruction, the operation of the first instruction is The result is vector register V
The execution instruction for the operation of the second instruction is not issued until the second instruction is stored in the second instruction.
つまり、第２の命令の実行指示は、第１の命令の実行指
示の直後に行うわけにはいかず、第１の命令の演算結果
がベクトルレジスタｖ２に格納されるまで待つことにな
る。In other words, the instruction to execute the second instruction cannot be issued immediately after the instruction to execute the first instruction, but must wait until the calculation result of the first instruction is stored in the vector register v2.
ところが、第３の命令は第１の命令ならびに第２の命令
で使用するベクトルレジスタ及び演算器の指定が全く競
合していないため、第３の命令は第２の命令の後続に実
行しなければならない必然性が全く無いにもかかわらず
、第２の命令実行指示まで第３の命令実行指示が待たさ
れ、全体としての命令処理時間が長くなってしまうとい
う欠点がある。However, the third instruction has no conflict in the vector register and arithmetic unit specifications used by the first and second instructions, so the third instruction must be executed after the second instruction. Even though there is no necessity for this to occur, there is a drawback that the third instruction execution instruction is made to wait until the second instruction execution instruction, which increases the overall instruction processing time.
発明の目的
そこで、本発明はこの様な従来技術の欠点を角’１決ス
べくなされたものであって、その目的とするところは、
ベクトル命令の全体としての処理時間を短縮することが
可能なベクトル処理装置を提供することにある。Purpose of the Invention Therefore, the present invention has been made to overcome these drawbacks of the prior art, and its purpose is to:
An object of the present invention is to provide a vector processing device capable of shortening the overall processing time of vector instructions.
発明の構成
本発明によれば、複数のベクトルレジスタと、これ等ベ
クトルレジスタの内容の参照、更新を命令に従って行う
命令処理手段と、前記命令の解読を行って命令実行のた
めに必要な命令実行情報を生成するデコード手段と、前
記命令実行情報を命令供給順に複数相格納可能な命令ス
タック手段と、現在実行中の命令のベクトルレジスタの
使用状態を示す使用状態指定手段と、前記命令スタック
手段に現在格納されている全ての命令実行情報により更
新ベクトルレジスタの表示及び参照ベクトルレジスタの
表示を夫々なす手段と、前記命令スタック手段への格納
直前の命令に関して、前記使用状態、前記更新ベクトル
レジスタ及び参照ベクトルレジスタとの競合が無いとき
に、前記命令スタック手段に格納中の命令を追越して前
記命令処理部に前記直前の命令の実行を指示する手段と
を含むことを特徴とするベクトル処理装置が得られる。Structure of the Invention According to the present invention, there are a plurality of vector registers, an instruction processing means for referencing and updating the contents of these vector registers according to instructions, and an instruction processing means for decoding the instructions and executing instructions necessary for executing the instructions. a decoding means for generating information; an instruction stack means capable of storing the instruction execution information in multiple phases in the order of instruction supply; a use state specifying means for indicating a use state of a vector register of an instruction currently being executed; Means for displaying an update vector register and a reference vector register, respectively, based on all currently stored instruction execution information; A vector processing device characterized in that it includes means for overtaking an instruction stored in the instruction stack means and instructing the instruction processing unit to execute the immediately preceding instruction when there is no conflict with a vector register. It will be done.
実施例 次に、本発明について図面を参照して説明する。Example Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例の構成図である。命令処理部
２はｍ （ｍは自然数）対の複数のベクトルレジスタｖ
Ｏ〜Ｖ ２ｍ−１とｍ個の演算器Ａ口〜Ａ銅とがクロス
バスイッチｘＩ３により接続されており、ベクトル演算
の結果はＦ１山にイモ意のベクトルレジスタに格納する
ことができる。演３ｖ器ＡＯ〜Ａｓは例えば加算器、乗
算器、論理演算器等である。FIG. 1 is a block diagram of an embodiment of the present invention. The instruction processing unit 2 has m (m is a natural number) pairs of vector registers v.
O to V 2m-1 and m arithmetic units A to A are connected by a crossbar switch xI3, and the results of vector operations can be stored in the vector register in the F1 column. The operators AO to As are, for example, adders, multipliers, logical operators, etc.
命令制御部１では、まず実行すべき命令を命令レジスタ
１１より読出し、命令実行上必要な情報、例えば、演算
のオペランドを与えるベクトルレジスタの指定、演算結
果の格納を行なうベクトルレジスタの指定、使用演算器
の指定などの命令処理部２へ命令実行を指示するために
必要な情報を命令デコーダ１２で４１Ｅ戊する。通常、
この情報は命令スタック１３に格納される。The instruction control unit 1 first reads the instruction to be executed from the instruction register 11, and provides information necessary for executing the instruction, such as specifying a vector register to provide operands of an operation, specifying a vector register to store the result of an operation, and specifying information necessary for executing the instruction. The instruction decoder 12 extracts information 41E necessary for instructing the instruction processing unit 2 to execute the instruction, such as device designation. usually,
This information is stored in the instruction stack 13.
命令スタック１３は命令の実行上必要なｎ（ｎは自然数
）個の情報を命令レジスタ１１に命令が１３（給された
順序で格納するものである。この命令スタック１３の先
卯レジスタ１３−１により、使用すべきベクトルレジス
タの指定情報と、使用中ベクトルレジスタ指定回路１５
で示される使用中のベクトルレジスタの指定情報とが、
命令スタック先頭命令実行指示チエツク回路１４に供給
される。The instruction stack 13 stores n pieces of information (n is a natural number) necessary for executing instructions in the instruction register 11 in the order in which the instructions were supplied. Accordingly, the designation information of the vector register to be used and the vector register designation circuit 15 in use are
The specification information of the vector register in use shown by is
The command is supplied to the instruction stack top instruction execution instruction check circuit 14.
このチエツク回路１４において、両指定の競合がチエツ
クされ、競合がない場合、命令実行指示制御回路１６に
対し、命令スタック先頭レジスタ１３−１に格納中の命
令実行情報についての命令実行指示を行なうように指示
される。This check circuit 14 checks for conflicts between both specifications, and if there is no conflict, it instructs the instruction execution instruction control circuit 16 to execute instructions regarding the instruction execution information stored in the instruction stack head register 13-1. be instructed.
この命令実行指示は命令実行指示レジスタ２０に命令実
行情報を格納することによって命令処理部２に与えられ
る。This instruction execution instruction is given to the instruction processing unit 2 by storing instruction execution information in the instruction execution instruction register 20.
更に、本発明の特徴である命令の追越しを行なうために
、次のような手段が設けられている。Furthermore, the following means are provided in order to overtake instructions, which is a feature of the present invention.
先ず、命令スタック１３内に格納されたいくつかの命令
実行情報により指定されている演算結果を格納するため
に、内容が更新されるベクトルレジスタはどれかを示す
スタック内命令更新ベクトルレジスタ指定回路１７が設
けられている。また、同様に命令スタック１３内に格納
されたいくつかの命令実行情報で指定されている演算器
にオペランドを与えるために、内容が参照されるベクト
ルレジスタはどれかを示すスタック内命令参照ベクトル
レジスタ指定回路１８が設けられている。First, an in-stack instruction update vector register specifying circuit 17 indicates which vector register is to be updated in order to store the operation result specified by some instruction execution information stored in the instruction stack 13. is provided. Similarly, an in-stack instruction reference vector register whose contents indicate which vector register is referenced in order to provide operands to arithmetic units specified by some instruction execution information stored in the instruction stack 13 A designation circuit 18 is provided.
これ等のベクＩ・ルレジスタ指定回路１７及び１８によ
り、スタック内に格納中の命令実行情報を用いてどのベ
クトルレジスタを参照あるいは更新するかという情報が
生成されることになる。These vector register specifying circuits 17 and 18 generate information indicating which vector register is to be referenced or updated using the instruction execution information stored in the stack.
命令レジスタ１１に保持された命令の命令実行情報は、
命令デコーダ１２により生成されるか、この情報で示さ
れる使用すべきベクトルレジスタの指定に対して、スタ
ック内命令更新ベクトルレジスタ指定回路１７及びスタ
ック内命令参照ベクトルレジスタ指定回路１８の各出力
、更には使用中ベクトルレジスタ指定回路１５で示され
るベクトルレジスタの指定から、命令レジスタ命令実行
指示チエツク回路１つで競合がないかどうかチエツクさ
れる。競合がない場合は、命令レジスタ命令実行指示チ
エツク回路１つは命令実行指示制御回路１６に対して命
令レジスタ１１の命令の実行指示を行なうように指示す
る。The instruction execution information of the instruction held in the instruction register 11 is as follows:
In response to the designation of the vector register to be used that is generated by the instruction decoder 12 or indicated by this information, each output of the in-stack instruction update vector register designation circuit 17 and the in-stack instruction reference vector register designation circuit 18, as well as Based on the designation of the vector register indicated by the in-use vector register designation circuit 15, a single instruction register instruction execution instruction check circuit checks whether there is any conflict. If there is no conflict, the instruction register instruction execution instruction check circuit 1 instructs the instruction execution instruction control circuit 16 to issue an instruction to execute the instruction in the instruction register 11.
命令実行指示制御回路１６では、当該命令の命令実行情
報が命令実行指示レジスタ２０に格納され、命令実行指
示が命令処理部２に勾えられ、結果として、命令レジス
タ１１の命令により命令スタック１３内に格納中の命令
が追越されることになる。In the instruction execution instruction control circuit 16, the instruction execution information of the instruction is stored in the instruction execution instruction register 20, and the instruction execution instruction is sent to the instruction processing unit 2. As a result, the instruction in the instruction stack 13 is executed by the instruction in the instruction register 11. This means that the instructions stored in the .
スタック内命令更新ベクトルレジスタ指定回路１７の実
施例としては、レジスタをベクトルレジスタの個数（２
ｍ−１）個用窓し、各ベクトルレジスタにそれぞれ対応
させ、命令スタック１３にあるベクｉ・ルレジスタを更
新する命令の実行情報がセットされるとき、同時に、当
該ベクトルレジスタに対応するレジスタをセットし、命
令実行指示により、スタック内に当該ベクトルレジスタ
を更新する命令実行情報がなくなるとき、同時に当該ベ
クトルレジスタに対応するレジスタをリセットする。As an embodiment of the in-stack instruction update vector register designation circuit 17, registers are assigned to the number of vector registers (2
m-1) When the execution information of an instruction that updates the vector register in the instruction stack 13 is set, the register corresponding to the vector register is set at the same time. However, when there is no instruction execution information for updating the vector register in the stack due to an instruction execution instruction, the register corresponding to the vector register is reset at the same time.
すなわち、更新命令格納中フラッグと称し、命令スタッ
ク１３内の命令の更新ベクトルレジスタを指定すること
ができる。That is, it is called an update instruction storage flag, and can specify an update vector register for an instruction in the instruction stack 13.
全く同様に、スタック内命令参照ベクトルレジスタ指定
回路１８の実施例としても、レジスタを（２−−１）個
用窓し、各ベクトルレジスタにそれぞれ対応させ、命令
スタック１３にあるベクトルレジスタを参照する命令の
実行情報がセットされるとき、同時に、当該ベクトルレ
ジスタに対応するレジスタをセラｌ−Ｌ、命令実行指示
により、スタック内に当該ベクトルレジスタを製置（（
する命令実行情報がなくなるとき、同時に当該ベクトル
レジスタに対応するレジスタをリセットする。In exactly the same way, as an embodiment of the in-stack instruction reference vector register designation circuit 18, the registers are divided into (2--1) individual windows, each corresponds to each vector register, and the vector register in the instruction stack 13 is referenced. When the instruction execution information is set, at the same time, the register corresponding to the vector register is set to cell L-L, and the vector register is placed in the stack by the instruction execution instruction ((
When there is no more instruction execution information to be executed, the register corresponding to the vector register is reset at the same time.
すなわち、参照命令格納中フラッグと称し、命令スタッ
ク１３中の命令の参照ベクトルレジスタを指定すること
ができる。That is, it is called a reference instruction storage flag, and can specify a reference vector register of an instruction in the instruction stack 13.
使用中ベクトルレジスタ指定回路１５の実施例としては
、リードビジーフラッグ、ライトビジーフラッグ、ライ
ト待ちフラッグの各々が各ベクトルレジスタ対応に（２
ｍ−１）個ずつＲ在する回路が考えられる。As an example of the in-use vector register designation circuit 15, each of the read busy flag, write busy flag, and write wait flag is set to (2) corresponding to each vector register.
A circuit in which there are m-1) R circuits can be considered.
リードビジーフラッグは対応するベクトルレジスタが読
出し中であることを示し、命令実行指示により指定され
た参照ベクトルレジスタに対応するフラッグがセットさ
れ、当該ベクトルレジスタの各要素の読出しが毎クロッ
ク行なわれて、ベクトル要素数相当クロック後に、ベク
トルレジスタに対応するリードビジーフラッグがリセッ
トされる。The read busy flag indicates that the corresponding vector register is being read, and the flag corresponding to the reference vector register specified by the instruction execution instruction is set, and each element of the vector register is read every clock. After clocks equivalent to the number of vector elements, the read busy flag corresponding to the vector register is reset.
同様にライトビジーフラッグは対応するベクトルレジス
タが書込み中であることを示し、命令実行指示により指
定された更新ベクトルレジスタに対応するフラッグがセ
ットされ、オペランドを与えるベクトルレジスタの各要
素は命令実行指示から勿クロック１要素ずつ読出されて
、１要素ずつ順番に命令で指定した演算器に流れ、当該
演算器のパイプライン段数相当クロック後に命令で指定
した格納ベクトルレジスタに毎クロツク１要素ず−）演
算結果を格納し始め、さらにベクトルデータ要素数相当
りロック後演算粘果のすべての要素の格納が終了し、同
時に当該格納ベクトルレジスタに対応するライトビジー
フラッグがリセットされる。Similarly, the write busy flag indicates that the corresponding vector register is being written to, the flag corresponding to the update vector register specified by the instruction execution instruction is set, and each element of the vector register that provides the operand is changed from the instruction execution instruction. Of course, the clock element is read out one element at a time, flows one element at a time to the arithmetic unit specified by the instruction, and after clocks equivalent to the number of pipeline stages of the arithmetic unit, the operation result is stored in the storage vector register specified by the instruction, one element per clock. The storage of all elements of the post-lock arithmetic result corresponding to the number of vector data elements is completed, and at the same time, the write busy flag corresponding to the storage vector register is reset.
同様に、ライト待ちフラッグは対応するベクトルレジス
タに書込み中で当該ベクトルレジスタを参照する命令の
実行指示を禁止するフラ・ソゲである。命令実行指示で
格納ベクトルレジスタに対応したフラッグがセットされ
、オペランドを与えるベクトルレジスタから毎クロツク
１要素ずつ演算器にデータを与え、当該演算器のパイプ
ライン段数相当クロック後に演算結果を命令で指定した
ベクトルレジスタに格納し始め、同時に当該ベクトルレ
ジスタを参照する命令の実行が可となるため、当該フラ
ッグをリセットして、当該命令の実行指示の禁＋Ｌを解
くようにする。Similarly, the write wait flag is a flag that prohibits execution of an instruction that references the vector register while it is being written to the corresponding vector register. The flag corresponding to the storage vector register is set by the instruction execution instruction, data is given to the arithmetic unit one element per clock from the vector register that provides the operand, and the operation result is specified by the instruction after clocks equivalent to the number of pipeline stages of the arithmetic unit. Since the instruction starts to be stored in the vector register and at the same time refers to the vector register, it becomes possible to execute the instruction. Therefore, the flag is reset to release the prohibition +L from instructing the execution of the instruction.
以上のフラッグにより、使用中のベクトルレジスタを指
定することが可能になる。The above flags make it possible to specify the vector register in use.
前述した命令列である。This is the instruction sequence mentioned above.
ＶＡＤＤ Ｖ２ 、ＶＯ、ＶＩ ＶＭＰＹ ＶＯ、Ｖ２ 、Ｖ３ ＶＡＮＤ Ｖ７ 、Ｖ４ 、Ｖ５ におけるタイムチャートを第２図に示す。VADD V2, VO, VI VMPY VO, V2, V3 VAND V7, V4, V5 Fig. 2 shows the time chart in .
第１の命令の実行指示後、ｖ２ライト待ちフラッグによ
り、Ｖ２を読出す第２の命令の実行指示は、第１の命令
の演算器のバイブライン段数相当クロック待ってから送
出される。After the instruction to execute the first instruction, the v2 write wait flag causes the instruction to execute the second instruction to read V2 to be sent out after waiting for clocks equivalent to the number of vibe line stages of the arithmetic unit of the first instruction.
このため、従来のベクトル処理装置では、第３の命令が
、第２の命令の実行指示後にリソースの競合チエツクを
行ない、第３の命令の実行指示を送出するようになって
いる。Therefore, in the conventional vector processing device, the third instruction performs a resource conflict check after instructing the execution of the second instruction, and then sends out the instruction to execute the third instruction.
しかし、本発明では第２の命令の実行情報が命令スタッ
ク１３に格納され、ｖ２を読出し可能となるタイミング
まで待つ間に、使用すべきベクトルレジスタＶ４．Ｖ５
．Ｖ７のどのベクトルレジスタに関しても使用されてな
く、かつ命令スタック１３内の命令すなわち第２の命令
ともベクトルレジスタの競合のない第３の命令は、命令
レジスタ１１から直接命令実行指示が可能になるため、
Ｖ７への書込みの終了が、第２図におけるＩＴＪクロッ
ク早くなることがわかる。However, in the present invention, the execution information of the second instruction is stored in the instruction stack 13, and while waiting until the timing when v2 can be read, the vector register V4 to be used. V5
．． The third instruction, which is not used for any vector register of V7 and has no vector register conflict with the instruction in the instruction stack 13, that is, the second instruction, can directly issue an instruction execution instruction from the instruction register 11. ,
It can be seen that the end of writing to V7 is earlier than the ITJ clock in FIG.
発明の詳細
な説明したように本発明によれば、ベクトルレジスタの
競合により、命令スタック内で命令実行指示を待つ命令
に対して、競合のない命令は、使ＩＩＩすべきベクトル
レジスタが使用中でなければ、命令スタック内に格納中
の命令を追越して先に命令実行指示を行なうように構成
することにより、全体としての命令処理時間が短くなっ
てより高速化がはかれるという効果がある。DETAILED DESCRIPTION OF THE INVENTION According to the present invention, as a result of a vector register conflict, an instruction that does not have a conflict with an instruction waiting for an instruction execution instruction in the instruction stack is notified that the vector register that should be used is not in use. If not, by configuring the instruction to overtake the instruction stored in the instruction stack and issue the instruction execution instruction first, the overall instruction processing time can be shortened and the speed can be further increased.
第１図は本発明の実施例のブロック図、第２図は本発明
の実施例の動作の一例を、従来例と比較して示したタイ
ミングチャートである。
主要部分の符号の説明
１１・・・・・・命令レジスタ
１２・・・・・・命令デコーダ
１３・・・・・・命令スタック
１４・・・・・・命令スタック先萌命令実行指示チエツ
ク回路
１５・・・・・・使用中ベクトルレジスタ指定回路
１６・・・・・・命令実行指示制御回路１７・・・・・
・スタック内命令更新
ベクトルレジスタ指定回路
１８−・・・・・スタック内命令参照
ベク
トルレジスタ指定回路
９・・・・・・命令レジスタ命令実行
指示チエツク回路
０
〜Ａｔ
・・・・・・演算器
０FIG. 1 is a block diagram of an embodiment of the present invention, and FIG. 2 is a timing chart showing an example of the operation of the embodiment of the present invention in comparison with a conventional example. Explanation of codes of main parts 11...Instruction register 12...Instruction decoder 13...Instruction stack 14...Instruction stack destination instruction execution instruction check circuit 15 ...Vector register designation circuit in use 16 ...Instruction execution instruction control circuit 17 ...
- In-stack instruction update vector register designation circuit 18--In-stack instruction reference vector register designation circuit 9--Instruction register instruction execution instruction check circuit 0 ~At...Arithmetic unit 0
Claims (1)
スタの内容の参照、更新を命令に従って行う命令処理手
段と、前記命令の解読を行って命令実行のために必要な
命令実行情報を生成するデコード手段と、前記命令実行
情報を命令供給順に複数組格納可能な命令スタック手段
と、現在実行中の命令のベクトルレジスタの使用状態を
示す使用状態指定手段と、前記命令スタック手段に現在
格納されている全ての命令実行情報により更新ベクトル
レジスタの表示及び参照ベクトルレジスタの表示を夫々
なす手段と、前記命令スタック手段への格納直前の命令
に関して、前記使用状態、前記更新ベクトルレジスタ及
び参照ベクトルレジスタとの競合が無いときに、前記命
令スタック手段に格納中の命令を追越して前記命令処理
部に前記格納直前の命令の実行を指示する手段とを含む
ことを特徴とするベクトル処理装置。(1) A plurality of vector registers, an instruction processing means for referencing and updating the contents of these vector registers according to instructions, and a decoding means for decoding the instructions and generating instruction execution information necessary for executing the instructions. an instruction stack means capable of storing a plurality of sets of the instruction execution information in the order of instruction supply; a use state designation means indicating the use state of the vector register of the instruction currently being executed; and all information currently stored in the instruction stack means. means for displaying an update vector register and a reference vector register, respectively, based on instruction execution information of the instruction stack means, and a conflict between the usage state, the update vector register, and the reference vector register with respect to the instruction immediately before being stored in the instruction stack means; 2. A vector processing device comprising: means for overtaking the instruction being stored in the instruction stack means and instructing the instruction processing unit to execute the instruction immediately before being stored when there is no instruction.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6342790A JPH03263265A (en) | 1990-03-14 | 1990-03-14 | Vector processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6342790A JPH03263265A (en) | 1990-03-14 | 1990-03-14 | Vector processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03263265A true JPH03263265A (en) | 1991-11-22 |
Family
ID=13228981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6342790A Pending JPH03263265A (en) | 1990-03-14 | 1990-03-14 | Vector processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03263265A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008269067A (en) * | 2007-04-17 | 2008-11-06 | Nec Computertechno Ltd | Vector processing device |
| JP2009193378A (en) * | 2008-02-14 | 2009-08-27 | Nec Computertechno Ltd | Vector processing device |
-
1990
- 1990-03-14 JP JP6342790A patent/JPH03263265A/en active Pending
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| JP2009193378A (en) * | 2008-02-14 | 2009-08-27 | Nec Computertechno Ltd | Vector processing device |
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